_8bits_multiplier1.v
来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 13 行
V
13 行
module _8bits_multiplier1(result,opa,opb);output[15:0] result;input[7:0] opa,opb;reg[15:0] result;always@(opa or opb) begin: mult integer index; result=0; for(index=1;index<8;index=index+1) if(opb[index]==1) result=result+(opa<<(index-1)); endendmodule
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