my_sum.v

来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 15 行

primitive my_sum(sum,a,b,c_in);
output sum;
input a,b,c_in;
  table
  //a b c_in    :    sum
  0   0   0     :    0;
  0   0   1     :    1;
  0   1   0     :    1;
  0   1   1     :    0;
  1   0   0     :    1;
  1   0   1     :    0;
  1   1   0     :    0;
  1   1   1     :    1;
  endtable
endprimitive