relat_test.v

该代码中有不少关于学习verilog HDL的例子,对初学者有帮助

module relat_test;
reg[3:0] a,b,c,d;
initial begin
  a=2;
  b=5;
  c=2;
  d=4'hx;
  $display(a<b);
  $display(a>b);
  $display(a>=c);
  $display(d<=a);
end
endmodule