clk_gen1.v

来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 10 行

module clk_gen1(clk);
output clk;
reg clk;
initial
  begin
    clk=0;
    repeat(4)
      #25 clk=~clk;
  end
endmodule