shift_test.v

来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 8 行

module shift_test;
reg[3:0] a;
initial begin
    a=4'b0010;
    $displayb(a<<2);
    $displayb(a>>3);
end
endmodule