full_adder_1.v
来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 6 行
V
6 行
module full_adder_1(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;assign sum=a~^b~^c_in, c_out=(a~^b)&c_in|a&b;endmodule
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