task_example.v
来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 21 行
V
21 行
module task_example(c,a,b);output[7:0] c;input[7:0] a,b;reg[7:0] c;task adder;output[7:0] adder;input[7:0] a,b;reg c;begin: adder_part integer i; c=0; for(i=0;i<=7;i=i+1) begin adder[i]=a[i]^b[i]^c; c=(a[i]^b[i])&c|a[i]&b[i]; endendendtaskalways@(a or b)adder(c,a,b);endmodule
⌨️ 快捷键说明
复制代码Ctrl + C
搜索代码Ctrl + F
全屏模式F11
增大字号Ctrl + =
减小字号Ctrl + -
显示快捷键?