hdlc.tan.rpt

该工程是基于verilog hdl 语言编写的帧传输协议HDLC帧的发送端代码

; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk             ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk'                                                                                                                                                                                                                                                  ;
+-----------------------------------------+-----------------------------------------------------+----------------------------+----------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                       ; To                         ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+----------------------------+----------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 138.72 MHz ( period = 7.209 ns )                    ; control:control1|count1[1] ; shift32:shift|crcout       ; clk        ; clk      ; None                        ; None                      ; 6.979 ns                ;
; N/A                                     ; 139.24 MHz ( period = 7.182 ns )                    ; control:control1|count1[1] ; control:control1|count2[3] ; clk        ; clk      ; None                        ; None                      ; 6.980 ns                ;
; N/A                                     ; 139.24 MHz ( period = 7.182 ns )                    ; control:control1|count1[1] ; control:control1|count2[2] ; clk        ; clk      ; None                        ; None                      ; 6.980 ns                ;
; N/A                                     ; 139.24 MHz ( period = 7.182 ns )                    ; control:control1|count1[1] ; control:control1|count2[1] ; clk        ; clk      ; None                        ; None                      ; 6.980 ns                ;
; N/A                                     ; 139.24 MHz ( period = 7.182 ns )                    ; control:control1|count1[1] ; control:control1|count2[0] ; clk        ; clk      ; None                        ; None                      ; 6.980 ns                ;
; N/A                                     ; 139.47 MHz ( period = 7.170 ns )                    ; control:control1|count1[1] ; control:control1|count1[3] ; clk        ; clk      ; None                        ; None                      ; 6.968 ns                ;
; N/A                                     ; 139.47 MHz ( period = 7.170 ns )                    ; control:control1|count1[1] ; control:control1|count1[2] ; clk        ; clk      ; None                        ; None                      ; 6.968 ns                ;
; N/A                                     ; 140.15 MHz ( period = 7.135 ns )                    ; shift32:shift|flag         ; shift32:shift|crcout       ; clk        ; clk      ; None                        ; None                      ; 6.933 ns                ;
; N/A                                     ; 140.92 MHz ( period = 7.096 ns )                    ; shift32:shift|flag         ; control:control1|count1[3] ; clk        ; clk      ; None                        ; None                      ; 6.922 ns                ;
; N/A                                     ; 140.92 MHz ( period = 7.096 ns )                    ; shift32:shift|flag         ; control:control1|count1[2] ; clk        ; clk      ; None                        ; None                      ; 6.922 ns                ;
; N/A                                     ; 141.14 MHz ( period = 7.085 ns )                    ; control:control1|count1[5] ; shift32:shift|crcout       ; clk        ; clk      ; None                        ; None                      ; 6.855 ns                ;
; N/A                                     ; 141.30 MHz ( period = 7.077 ns )                    ; control:control1|count1[1] ; control:control1|count1[4] ; clk        ; clk      ; None                        ; None                      ; 6.875 ns                ;
; N/A                                     ; 141.68 MHz ( period = 7.058 ns )                    ; control:control1|count1[5] ; control:control1|count2[3] ; clk        ; clk      ; None                        ; None                      ; 6.856 ns                ;
; N/A                                     ; 141.68 MHz ( period = 7.058 ns )                    ; control:control1|count1[5] ; control:control1|count2[2] ; clk        ; clk      ; None                        ; None                      ; 6.856 ns                ;
; N/A                                     ; 141.68 MHz ( period = 7.058 ns )                    ; control:control1|count1[5] ; control:control1|count2[1] ; clk        ; clk      ; None                        ; None                      ; 6.856 ns                ;
; N/A                                     ; 141.68 MHz ( period = 7.058 ns )                    ; control:control1|count1[5] ; control:control1|count2[0] ; clk        ; clk      ; None                        ; None                      ; 6.856 ns                ;
; N/A                                     ; 141.70 MHz ( period = 7.057 ns )                    ; control:control1|count1[2] ; shift32:shift|crcout       ; clk        ; clk      ; None                        ; None                      ; 6.827 ns                ;
; N/A                                     ; 141.86 MHz ( period = 7.049 ns )                    ; shift32:shift|flag         ; control:control1|count2[3] ; clk        ; clk      ; None                        ; None                      ; 6.875 ns                ;
; N/A                                     ; 141.86 MHz ( period = 7.049 ns )                    ; shift32:shift|flag         ; control:control1|count2[2] ; clk        ; clk      ; None                        ; None                      ; 6.875 ns                ;
; N/A                                     ; 141.86 MHz ( period = 7.049 ns )                    ; shift32:shift|flag         ; control:control1|count2[1] ; clk        ; clk      ; None                        ; None                      ; 6.875 ns                ;
; N/A                                     ; 141.86 MHz ( period = 7.049 ns )                    ; shift32:shift|flag         ; control:control1|count2[0] ; clk        ; clk      ; None                        ; None                      ; 6.875 ns                ;
; N/A                                     ; 141.92 MHz ( period = 7.046 ns )                    ; control:control1|count1[5] ; control:control1|count1[3] ; clk        ; clk      ; None                        ; None                      ; 6.844 ns                ;
; N/A                                     ; 141.92 MHz ( period = 7.046 ns )                    ; control:control1|count1[5] ; control:control1|count1[2] ; clk        ; clk      ; None                        ; None                      ; 6.844 ns                ;
; N/A                                     ; 142.25 MHz ( period = 7.030 ns )                    ; control:control1|count1[2] ; control:control1|count2[3] ; clk        ; clk      ; None                        ; None                      ; 6.828 ns                ;
; N/A                                     ; 142.25 MHz ( period = 7.030 ns )                    ; control:control1|count1[2] ; control:control1|count2[2] ; clk        ; clk      ; None                        ; None                      ; 6.828 ns                ;
; N/A                                     ; 142.25 MHz ( period = 7.030 ns )                    ; control:control1|count1[2] ; control:control1|count2[1] ; clk        ; clk      ; None                        ; None                      ; 6.828 ns                ;
; N/A                                     ; 142.25 MHz ( period = 7.030 ns )                    ; control:control1|count1[2] ; control:control1|count2[0] ; clk        ; clk      ; None                        ; None                      ; 6.828 ns                ;
; N/A                                     ; 142.49 MHz ( period = 7.018 ns )                    ; control:control1|count1[2] ; control:control1|count1[3] ; clk        ; clk      ; None                        ; None                      ; 6.816 ns                ;
; N/A                                     ; 142.49 MHz ( period = 7.018 ns )                    ; control:control1|count1[2] ; control:control1|count1[2] ; clk        ; clk      ; None                        ; None                      ; 6.816 ns                ;
; N/A                                     ; 142.80 MHz ( period = 7.003 ns )                    ; shift32:shift|flag         ; control:control1|count1[4] ; clk        ; clk      ; None                        ; None                      ; 6.829 ns                ;
; N/A                                     ; 143.00 MHz ( period = 6.993 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[13]  ; clk        ; clk      ; None                        ; None                      ; 6.763 ns                ;
; N/A                                     ; 143.00 MHz ( period = 6.993 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[14]  ; clk        ; clk      ; None                        ; None                      ; 6.763 ns                ;
; N/A                                     ; 143.00 MHz ( period = 6.993 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[15]  ; clk        ; clk      ; None                        ; None                      ; 6.763 ns                ;
; N/A                                     ; 143.60 MHz ( period = 6.964 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[12]  ; clk        ; clk      ; None                        ; None                      ; 6.734 ns                ;
; N/A                                     ; 143.60 MHz ( period = 6.964 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[11]  ; clk        ; clk      ; None                        ; None                      ; 6.734 ns                ;
; N/A                                     ; 143.60 MHz ( period = 6.964 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[7]   ; clk        ; clk      ; None                        ; None                      ; 6.734 ns                ;
; N/A                                     ; 143.60 MHz ( period = 6.964 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[8]   ; clk        ; clk      ; None                        ; None                      ; 6.734 ns                ;
; N/A                                     ; 143.60 MHz ( period = 6.964 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[9]   ; clk        ; clk      ; None                        ; None                      ; 6.734 ns                ;
; N/A                                     ; 143.60 MHz ( period = 6.964 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[10]  ; clk        ; clk      ; None                        ; None                      ; 6.734 ns                ;
; N/A                                     ; 143.82 MHz ( period = 6.953 ns )                    ; control:control1|count1[5] ; control:control1|count1[4] ; clk        ; clk      ; None                        ; None                      ; 6.751 ns                ;
; N/A                                     ; 143.95 MHz ( period = 6.947 ns )                    ; control:control1|count1[1] ; control:control1|reset2    ; clk        ; clk      ; None                        ; None                      ; 6.745 ns                ;
; N/A                                     ; 144.30 MHz ( period = 6.930 ns )                    ; control:control1|count1[1] ; shift32:shift|dout         ; clk        ; clk      ; None                        ; None                      ; 6.728 ns                ;
; N/A                                     ; 144.40 MHz ( period = 6.925 ns )                    ; control:control1|count1[2] ; control:control1|count1[4] ; clk        ; clk      ; None                        ; None                      ; 6.723 ns                ;