hdlc.tan.rpt

来自「该工程是基于verilog hdl 语言编写的帧传输协议HDLC帧的发送端代码」· RPT 代码 · 共 337 行 · 第 1/5 页

; N/A                                     ; 148.06 MHz ( period = 6.754 ns )                    ; control:control1|count1[5] ; shift32:shift|crc_reg[2]   ; clk        ; clk      ; None                        ; None                      ; 6.552 ns                ;
; N/A                                     ; 148.06 MHz ( period = 6.754 ns )                    ; control:control1|count1[5] ; shift32:shift|crc_reg[3]   ; clk        ; clk      ; None                        ; None                      ; 6.552 ns                ;
; N/A                                     ; 148.06 MHz ( period = 6.754 ns )                    ; control:control1|count1[5] ; shift32:shift|crc_reg[4]   ; clk        ; clk      ; None                        ; None                      ; 6.552 ns                ;
; N/A                                     ; 148.43 MHz ( period = 6.737 ns )                    ; control:control1|count1[1] ; control:control1|count1[5] ; clk        ; clk      ; None                        ; None                      ; 6.535 ns                ;
; N/A                                     ; 148.68 MHz ( period = 6.726 ns )                    ; control:control1|count1[2] ; shift32:shift|crc_reg[1]   ; clk        ; clk      ; None                        ; None                      ; 6.524 ns                ;
; N/A                                     ; 148.68 MHz ( period = 6.726 ns )                    ; control:control1|count1[2] ; shift32:shift|crc_reg[2]   ; clk        ; clk      ; None                        ; None                      ; 6.524 ns                ;
; N/A                                     ; 148.68 MHz ( period = 6.726 ns )                    ; control:control1|count1[2] ; shift32:shift|crc_reg[3]   ; clk        ; clk      ; None                        ; None                      ; 6.524 ns                ;
; N/A                                     ; 148.68 MHz ( period = 6.726 ns )                    ; control:control1|count1[2] ; shift32:shift|crc_reg[4]   ; clk        ; clk      ; None                        ; None                      ; 6.524 ns                ;
; N/A                                     ; 148.72 MHz ( period = 6.724 ns )                    ; control:control1|count1[0] ; control:control1|count1[4] ; clk        ; clk      ; None                        ; None                      ; 6.522 ns                ;
; N/A                                     ; 148.85 MHz ( period = 6.718 ns )                    ; control:control1|count1[4] ; control:control1|count1[4] ; clk        ; clk      ; None                        ; None                      ; 6.516 ns                ;
; N/A                                     ; 148.90 MHz ( period = 6.716 ns )                    ; control:control1|count1[1] ; shift32:shift|count1[3]    ; clk        ; clk      ; None                        ; None                      ; 6.514 ns                ;
; N/A                                     ; 148.90 MHz ( period = 6.716 ns )                    ; control:control1|count1[1] ; shift32:shift|count1[0]    ; clk        ; clk      ; None                        ; None                      ; 6.514 ns                ;
; N/A                                     ; 148.90 MHz ( period = 6.716 ns )                    ; control:control1|count1[1] ; shift32:shift|count1[2]    ; clk        ; clk      ; None                        ; None                      ; 6.514 ns                ;
; N/A                                     ; 149.12 MHz ( period = 6.706 ns )                    ; control:control1|count1[5] ; shift32:shift|count[3]     ; clk        ; clk      ; None                        ; None                      ; 6.504 ns                ;
; N/A                                     ; 149.12 MHz ( period = 6.706 ns )                    ; control:control1|count1[5] ; shift32:shift|count[0]     ; clk        ; clk      ; None                        ; None                      ; 6.504 ns                ;
; N/A                                     ; 149.12 MHz ( period = 6.706 ns )                    ; control:control1|count1[5] ; shift32:shift|count[4]     ; clk        ; clk      ; None                        ; None                      ; 6.504 ns                ;
; N/A                                     ; 149.12 MHz ( period = 6.706 ns )                    ; control:control1|count1[5] ; shift32:shift|count[2]     ; clk        ; clk      ; None                        ; None                      ; 6.504 ns                ;
; N/A                                     ; 149.12 MHz ( period = 6.706 ns )                    ; control:control1|count1[5] ; shift32:shift|count[1]     ; clk        ; clk      ; None                        ; None                      ; 6.504 ns                ;
; N/A                                     ; 149.12 MHz ( period = 6.706 ns )                    ; control:control1|count1[5] ; shift32:shift|count[5]     ; clk        ; clk      ; None                        ; None                      ; 6.504 ns                ;
; N/A                                     ; 149.75 MHz ( period = 6.678 ns )                    ; control:control1|count1[2] ; shift32:shift|count[3]     ; clk        ; clk      ; None                        ; None                      ; 6.476 ns                ;
; N/A                                     ; 149.75 MHz ( period = 6.678 ns )                    ; control:control1|count1[2] ; shift32:shift|count[0]     ; clk        ; clk      ; None                        ; None                      ; 6.476 ns                ;
; N/A                                     ; 149.75 MHz ( period = 6.678 ns )                    ; control:control1|count1[2] ; shift32:shift|count[4]     ; clk        ; clk      ; None                        ; None                      ; 6.476 ns                ;
; N/A                                     ; 149.75 MHz ( period = 6.678 ns )                    ; control:control1|count1[2] ; shift32:shift|count[2]     ; clk        ; clk      ; None                        ; None                      ; 6.476 ns                ;
; N/A                                     ; 149.75 MHz ( period = 6.678 ns )                    ; control:control1|count1[2] ; shift32:shift|count[1]     ; clk        ; clk      ; None                        ; None                      ; 6.476 ns                ;
; N/A                                     ; 149.75 MHz ( period = 6.678 ns )                    ; control:control1|count1[2] ; shift32:shift|count[5]     ; clk        ; clk      ; None                        ; None                      ; 6.476 ns                ;
; N/A                                     ; 150.08 MHz ( period = 6.663 ns )                    ; shift32:shift|flag         ; control:control1|count1[5] ; clk        ; clk      ; None                        ; None                      ; 6.489 ns                ;
; N/A                                     ; 150.56 MHz ( period = 6.642 ns )                    ; shift32:shift|flag         ; shift32:shift|count1[3]    ; clk        ; clk      ; None                        ; None                      ; 6.468 ns                ;
; N/A                                     ; 150.56 MHz ( period = 6.642 ns )                    ; shift32:shift|flag         ; shift32:shift|count1[0]    ; clk        ; clk      ; None                        ; None                      ; 6.468 ns                ;
; N/A                                     ; 150.56 MHz ( period = 6.642 ns )                    ; shift32:shift|flag         ; shift32:shift|count1[2]    ; clk        ; clk      ; None                        ; None                      ; 6.468 ns                ;
; N/A                                     ; 150.60 MHz ( period = 6.640 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[13]  ; clk        ; clk      ; None                        ; None                      ; 6.410 ns                ;
; N/A                                     ; 150.60 MHz ( period = 6.640 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[14]  ; clk        ; clk      ; None                        ; None                      ; 6.410 ns                ;
; N/A                                     ; 150.60 MHz ( period = 6.640 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[15]  ; clk        ; clk      ; None                        ; None                      ; 6.410 ns                ;
; N/A                                     ; 150.74 MHz ( period = 6.634 ns )                    ; control:control1|count1[4] ; shift32:shift|crc_reg[13]  ; clk        ; clk      ; None                        ; None                      ; 6.404 ns                ;
; N/A                                     ; 150.74 MHz ( period = 6.634 ns )                    ; control:control1|count1[4] ; shift32:shift|crc_reg[14]  ; clk        ; clk      ; None                        ; None                      ; 6.404 ns                ;
; N/A                                     ; 150.74 MHz ( period = 6.634 ns )                    ; control:control1|count1[4] ; shift32:shift|crc_reg[15]  ; clk        ; clk      ; None                        ; None                      ; 6.404 ns                ;
; N/A                                     ; 151.13 MHz ( period = 6.617 ns )                    ; control:control1|count1[1] ; control:control1|sel1      ; clk        ; clk      ; None                        ; None                      ; 6.415 ns                ;
; N/A                                     ; 151.22 MHz ( period = 6.613 ns )                    ; control:control1|count1[5] ; control:control1|count1[5] ; clk        ; clk      ; None                        ; None                      ; 6.411 ns                ;
; N/A                                     ; 151.26 MHz ( period = 6.611 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[12]  ; clk        ; clk      ; None                        ; None                      ; 6.381 ns                ;
; N/A                                     ; 151.26 MHz ( period = 6.611 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[11]  ; clk        ; clk      ; None                        ; None                      ; 6.381 ns                ;
; N/A                                     ; 151.26 MHz ( period = 6.611 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[7]   ; clk        ; clk      ; None                        ; None                      ; 6.381 ns                ;
; N/A                                     ; 151.26 MHz ( period = 6.611 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[8]   ; clk        ; clk      ; None                        ; None                      ; 6.381 ns                ;
; N/A                                     ; 151.26 MHz ( period = 6.611 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[9]   ; clk        ; clk      ; None                        ; None                      ; 6.381 ns                ;
; N/A                                     ; 151.26 MHz ( period = 6.611 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[10]  ; clk        ; clk      ; None                        ; None                      ; 6.381 ns                ;
; N/A                                     ; 151.40 MHz ( period = 6.605 ns )                    ; control:control1|count1[4] ; shift32:shift|crc_reg[12]  ; clk        ; clk      ; None                        ; None                      ; 6.375 ns                ;
; N/A                                     ; 151.40 MHz ( period = 6.605 ns )                    ; control:control1|count1[4] ; shift32:shift|crc_reg[11]  ; clk        ; clk      ; None                        ; None                      ; 6.375 ns                ;
; N/A                                     ; 151.40 MHz ( period = 6.605 ns )                    ; control:control1|count1[4] ; shift32:shift|crc_reg[7]   ; clk        ; clk      ; None                        ; None                      ; 6.375 ns                ;
; N/A                                     ; 151.40 MHz ( period = 6.605 ns )                    ; control:control1|count1[4] ; shift32:shift|crc_reg[8]   ; clk        ; clk      ; None                        ; None                      ; 6.375 ns                ;
; N/A                                     ; 151.40 MHz ( period = 6.605 ns )                    ; control:control1|count1[4] ; shift32:shift|crc_reg[9]   ; clk        ; clk      ; None                        ; None                      ; 6.375 ns                ;
; N/A                                     ; 151.40 MHz ( period = 6.605 ns )                    ; control:control1|count1[4] ; shift32:shift|crc_reg[10]  ; clk        ; clk      ; None                        ; None                      ; 6.375 ns                ;
; N/A                                     ; 151.65 MHz ( period = 6.594 ns )                    ; control:control1|count1[0] ; control:control1|reset2    ; clk        ; clk      ; None                        ; None                      ; 6.392 ns                ;
; N/A                                     ; 151.70 MHz ( period = 6.592 ns )                    ; control:control1|count1[5] ; shift32:shift|count1[3]    ; clk        ; clk      ; None                        ; None                      ; 6.390 ns                ;
; N/A                                     ; 151.70 MHz ( period = 6.592 ns )                    ; control:control1|count1[5] ; shift32:shift|count1[0]    ; clk        ; clk      ; None                        ; None                      ; 6.390 ns                ;
; N/A                                     ; 151.70 MHz ( period = 6.592 ns )                    ; control:control1|count1[5] ; shift32:shift|count1[2]    ; clk        ; clk      ; None                        ; None                      ; 6.390 ns                ;
; N/A                                     ; 151.79 MHz ( period = 6.588 ns )                    ; control:control1|count1[4] ; control:control1|reset2    ; clk        ; clk      ; None                        ; None                      ; 6.386 ns                ;
; N/A                                     ; 151.86 MHz ( period = 6.585 ns )                    ; control:control1|count1[2] ; control:control1|count1[5] ; clk        ; clk      ; None                        ; None                      ; 6.383 ns                ;
; N/A                                     ; 152.05 MHz ( period = 6.577 ns )                    ; control:control1|count1[0] ; shift32:shift|dout         ; clk        ; clk      ; None                        ; None                      ; 6.375 ns                ;
; N/A                                     ; 152.14 MHz ( period = 6.573 ns )                    ; control:control1|count1[1] ; control:control1|count1[0] ; clk        ; clk      ; None                        ; None                      ; 6.371 ns                ;
; N/A                                     ; 152.14 MHz ( period = 6.573 ns )                    ; control:control1|count1[1] ; control:control1|count1[1] ; clk        ; clk      ; None                        ; None                      ; 6.371 ns                ;
; N/A                                     ; 152.18 MHz ( period = 6.571 ns )                    ; control:control1|count1[4] ; shift32:shift|dout         ; clk        ; clk      ; None                        ; None                      ; 6.369 ns                ;
; N/A                                     ; 152.35 MHz ( period = 6.564 ns )                    ; control:control1|count1[2] ; shift32:shift|count1[3]    ; clk        ; clk      ; None                        ; None                      ; 6.362 ns                ;
; N/A                                     ; 152.35 MHz ( period = 6.564 ns )                    ; control:control1|count1[2] ; shift32:shift|count1[0]    ; clk        ; clk      ; None                        ; None                      ; 6.362 ns                ;
; N/A                                     ; 152.35 MHz ( period = 6.564 ns )                    ; control:control1|count1[2] ; shift32:shift|count1[2]    ; clk        ; clk      ; None                        ; None                      ; 6.362 ns                ;
; N/A                                     ; 152.63 MHz ( period = 6.552 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[0]   ; clk        ; clk      ; None                        ; None                      ; 6.350 ns                ;
; N/A                                     ; 152.63 MHz ( period = 6.552 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[6]   ; clk        ; clk      ; None                        ; None                      ; 6.350 ns                ;
; N/A                                     ; 152.63 MHz ( period = 6.552 ns )                    ; control:control1|count1[1] ; shift32:shift|crc_reg[5]   ; clk        ; clk      ; None                        ; None                      ; 6.350 ns                ;
; N/A                                     ; 152.84 MHz ( period = 6.543 ns )                    ; control:control1|count1[1] ; control:control1|count3[3] ; clk        ; clk      ; None                        ; None                      ; 6.341 ns                ;
; N/A                                     ; 152.84 MHz ( period = 6.543 ns )                    ; shift32:shift|flag         ; control:control1|sel1      ; clk        ; clk      ; None                        ; None                      ; 6.369 ns                ;
; N/A                                     ; 153.26 MHz ( period = 6.525 ns )                    ; control:control1|count1[0] ; shift32:shift|crc_reg[1]   ; clk        ; clk      ; None                        ; None                      ; 6.323 ns                ;