用4位十进制计数器对用户输入时钟信号进行计数 - 免费下载

VHDL/FPGA/Verilog资源文件大小：10588 K

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VHDL/FPGA/Verilog

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lemon_zc1949

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2013-12-25 14:51

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用4位十进制计数器对用户输入时钟信号进行计数，计数间隔为1秒钟。计数满1秒钟后将计数值（即频率值）所存到4位寄存器中显示，并将计数器清0，在进行下一次计数。频率计由三种模块组成：testctl为控制模块，由1Hz其准产生rst_cnt,load,cnt_en信号；cnt10为带清0及计数允许的十进制计数器；reg4b为四位寄存器。

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_primary.vhd

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