_primary.vhd

来自「用4位十进制计数器对用户输入时钟信号进行计数」· VHDL 代码 · 共 11 行

library verilog;
use verilog.vl_types.all;
entity testct1 is
    port(
        clk             : in     vl_logic;
        cnt_en          : out    vl_logic;
        rst_cnt         : out    vl_logic;
        loado           : out    vl_logic
    );
end testct1;