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ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加
ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加法,减法,以及位的左右移动,只需一个时钟脉冲
VHDL/FPGA/Verilog
102 K
157 次下载
2014-01-05
资源详细信息
文件格式
RAR
文件大小
102 K
资源分类
VHDL/FPGA/Verilog
上传者
haowoainime
发布时间
2014-01-05 16:58
下载统计
157
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ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加法,减法,以及位的左右移动,只需一个时钟脉冲 - 资源详细说明
ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加法,减法,以及位的左右移动,只需一个时钟脉冲
ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加法,减法,以及位的左右移动,只需一个时钟脉冲 - 源码文件列表
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1
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ceshi.qsf
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ceshi.rtlv_sg.cdb
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11
ceshi.map.hdb
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12
ceshi.map.qmsg
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13
ceshi.(9).cnf.cdb
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15
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