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VHDL/FPGA/Verilog
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输入一个高频时钟
输入一个高频时钟
VHDL/FPGA/Verilog
3 K
123 次下载
2014-11-29
资源详细信息
文件格式
RAR
文件大小
3 K
资源分类
VHDL/FPGA/Verilog
上传者
cy_jing
发布时间
2014-11-29 12:01
下载统计
123
次
所需积分
2 积分
输入一个高频时钟 - 资源详细说明
输入一个高频时钟,输出一个频率可设置的周期信号的verlog模块,在系统设计时很方便
输入一个高频时钟 - 源码文件列表
本资源包含 4 个源码文件
支持在线预览,点击文件名即可查看
1
verilog.asm
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2
_primary.dat
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3
_primary.vhd
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4
freq_high2low.v
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#Verilog
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