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输入时钟
输入时钟
VHDL/FPGA/Verilog
2 K
140 次下载
2014-01-12
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
VHDL/FPGA/Verilog
上传者
gxjun686
发布时间
2014-01-12 05:51
下载统计
140
次
所需积分
2 积分
输入时钟 - 资源详细说明
输入时钟,可以得到周期性的有效信号以及同步信号,同时可以随时钟输出8个字节的数据
输入时钟 - 源码文件列表
本资源包含 1 个源码文件
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1
send_test.txt
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