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VHDL/FPGA/Verilog
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使用Vhdl语言实现数字电路全加器功能
使用Vhdl语言实现数字电路全加器功能
VHDL/FPGA/Verilog
31 K
110 次下载
2013-12-10
资源详细信息
文件格式
RAR
文件大小
31 K
资源分类
VHDL/FPGA/Verilog
上传者
wjm197811
发布时间
2013-12-10 12:15
下载统计
110
次
所需积分
2 积分
使用Vhdl语言实现数字电路全加器功能 - 资源详细说明
使用Vhdl语言实现数字电路全加器功能,算法比较简单,供初学者参考。
使用Vhdl语言实现数字电路全加器功能 - 源码文件列表
本资源包含 16 个源码文件
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1
fulladder.jbc
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2
fulladder.fit
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3
fulladder.tdf
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4
fulladder.pin
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5
fulladder.pof
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6
fulladder.mmf
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7
fulladder.cnf
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8
fulladder.vhd
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9
fulladder.jam
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10
fulladder.hif
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11
fulladder.ndb
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12
fulladder.sym
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13
fulladder.rpt
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14
fulladder.snf
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15
fulladder(1).cnf
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