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VHDL/FPGA/Verilog
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可以实现时间调节
可以实现时间调节
VHDL/FPGA/Verilog
408 K
28 次下载
2014-01-06
资源详细信息
文件格式
RAR
文件大小
408 K
资源分类
VHDL/FPGA/Verilog
上传者
stealler
发布时间
2014-01-06 08:03
下载统计
28
次
所需积分
2 积分
可以实现时间调节 - 资源详细说明
可以实现时间调节,十二,二十四小时转换,定时,闹钟的时钟
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本资源包含 79 个源码文件
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1
any_even.vhd
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2
watch.vhd
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3
watch.map.rpt
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watch.cdf
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watch.qsf
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msecond.vhd
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7
watch.tan.summary
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8
act.vhd
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watch.sof
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watch.flow.rpt
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11
watch.fit.eqn
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12
second.vhd
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13
watch.fit.rpt
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14
watch.qpf
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15
watch.tan.rpt
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