源码工程 VHDL/FPGA/Verilog 人工审核无毒

可以实现时间调节

所属分类 VHDL/FPGA/Verilog
文件大小 408 K
文件格式 RAR 文件
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可以实现时间调节,十二,二十四小时转换,定时,闹钟的时钟

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any_even.vhd 740 B
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2 FILE
watch.vhd 2.6 KB
包内组件
3 FILE
watch.map.rpt 27.4 KB
包内组件
4 FILE
watch.cdf 301 B
包内组件
5 FILE
watch.qsf 3.6 KB
包内组件
6 FILE
msecond.vhd 1.1 KB
包内组件
7 FILE
watch.tan.summary 2.3 KB
包内组件
8 FILE
act.vhd 2.3 KB
包内组件
9 FILE
watch.sof 14.1 KB
包内组件
10 FILE
watch.flow.rpt 3.7 KB
包内组件
11 FILE
watch.fit.eqn 63 KB
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12 FILE
second.vhd 2.1 KB
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