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使用Verilog HDL 實現AES硬體加解密

VHDL/FPGA/Verilog 16 K 67 次下载 2016-08-25

资源详细信息

文件格式

RAR

文件大小

16 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2016-08-25 10:17

下载统计

67 次

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2 积分

使用Verilog HDL 實現AES硬體加解密 - 资源详细说明

使用Verilog HDL 實現AES硬體加解密

使用Verilog HDL 實現AES硬體加解密 - 源码文件列表

本资源包含 16 个源码文件支持在线预览，点击文件名即可查看

1

s_box_2port.v

2

addroundkey.v

3

s_box_2port_bb.v

4

shiftrow.v

5

subbytes.v

6

s_box.mif

7

encryption.v

8

mixcolumn.v

9

keyexpansion.v

10

inv_s_box_2port.v

11

addroundkey.v

12

decryption.v

13

inv_shiftrow.v

14

inv_s_box.mif

15

inv_subbytes.v

查看完整源码列表 (共 16 个文件) →

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