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V 的代码
mydds.v
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 16:47:48 09/19/2007
// Design Name:
/
agc.v
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 14:32:48 09/19/2007
// Design Name:
/
polyfilter.v
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 10:36:39 09/18/2007
// Design Name:
/
baker.v
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 01:05:17 09/24/2007
// Design Name:
/
dedds.v
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 23:52:31 09/24/2007
// Design Name:
/
iir.v
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 23:44:13 09/23/2007
// Design Name:
/
timescale.v
`timescale 1ns / 10ps
v.sh
makevel nz=100 nx=101 ny=51 v000=2000 >/files1/data/junk
gridheader scale=1.e-6 dtype=4 \
n1=100 n2=101 n3=51 n4=1 n5=1 \
o1=0 o2=0 o3=0 o4=0 o5=0 \
d1=25 d2=40 d3=100 d4=0. d5=0. \
dcdp2=1 dline3=1
myvga.v
// ---------------------------------------------------------------------
// File :myVGA.v
// Module :myVGA,top module
// Function :It is VGA output controller
// At present , the resolution is
pbus.v
module pbus(
iOUT_PORT,
iREAD_STROBE,
iWRITE_STROBE,
iPORT_ID,
oIN_PORT,
iDATARD_0,
iDATARD_1,
iDATARD_2,
oADDR,
oRD,
oWR,
oDATAWR
);
input [ 7: 0] iOUT_PORT ; // T