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V 的代码
timescale.v
`timescale 1ns / 10ps
lfsr.v
/////////////////////////////////////////////////////////////////////
//// ////
//// Linear Feedback Shift Register
top.v
`timescale 1 ns/100 ps
// Version: 8.0 SP1 8.0.1.13
module PWM(
data,
addr,
rst_c,
GLA,
pwmout_c,
N_261,
WE,
CS,
N_108
top.v
// TOP.v
//顶层文件，用来例化各个模块
module top(CLK48M,rst,pwmout);
input CLK48M;
input rst;
output pwmout;
wire GLA;
wire [7:0] data;
wire [2:0] addr;
wire WE,CS;
//例化PWM Cor
pwm.v
// PWM.v
//PWM模块
module PWM(wb_clk_i, wb_rst_i,wb_adr_i, wb_dat_i, wb_dat_o,wb_we_i, wb_cs_i,pwm_out);
parameter clock_divide_reg_init = 32'h0000_0000;
parameter duty_cycle_reg_init = 32'h0000_0
timescale.v
`timescale 1ns / 10ps
lfsr.v
/////////////////////////////////////////////////////////////////////
//// ////
//// Linear Feedback Shift Register
controlcell.v
/**********************************************************************************
* *
* This verilog file is a part o
outputcell.v
/**********************************************************************************
* *
* This verilog file is a part o
inputcell.v
/**********************************************************************************
* *
* This verilog file is a part o