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V 的代码
tb_sdrtest.v
//testbench for vgasdram
`timescale 1ns/1ns
module tb_sdrtest;
/*
sdram sd_model(
.clk(sdram_clk),
.csb(sdram_cs_n),
.cke(sdram_cke),
.ba(sdram_ba),
.ad(sdram_addr),
.r
cyclone_atoms.v
// Copyright (C) 1991-2008 Altera Corporation
// Your use of Altera Corporation's design tools, logic functions
// and other software and tools, and its AMPP partner logic
// functions, and any o
sdrsd50_071010.v
/*==================================================================
* Copyright(c) Samsung Electronics Co., 1997,1998. All rights reseved.
*
* Verilog Behavioral Model of Synchronous DRAM
*
* D
sdr_test.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : sdr_test
pll_ctrl.v
// megafunction wizard: %ALTPLL%
// GENERATION: STANDARD
// VERSION: WM1.0
// MODULE: altpll
// ============================================================
// File Name: PLL_ctrl.v
// Megafu
sdram_cmd.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : sdram_cmd
sdr_para.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer : 特权 franchises3
// Create Date : 2009.05.11
// Design Name :
/
sdfifo_ctrl.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : sdfifo_c
rdfifo_bb.v
// megafunction wizard: %FIFO%VBB%
// GENERATION: STANDARD
// VERSION: WM1.0
// MODULE: dcfifo
// ============================================================
// File Name: rdfifo.v
// Megafu
datagene.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : datagene