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V 的代码
sdram_ctrl.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : sdram_to
rdfifo.v
// megafunction wizard: %FIFO%
// GENERATION: STANDARD
// VERSION: WM1.0
// MODULE: dcfifo
// ============================================================
// File Name: rdfifo.v
// Megafuncti
sdram_wr_data.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : sdram_wr
uart_tx.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : uart_tx
sdram_top.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : sdram_to
uart_speed_select.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : uart_spee
led_test.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company :
// Engineer :
// Create Date :
// Design Name :
// Module Name : sdr_test
sys_ctrl_task.v
`timescale 1ns/1ns
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 11:45:36 04/01/2009
// Design Name: cpu_cpld
// Mod
print_task.v
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 11:45:36 04/01/2009
// Design Name: cpu_cpld
// Module Name: D:/ver
tb_gene.v
//testbench for vgasdram
`timescale 1ns/1ns
module tb_gene;
reg clk; //系统时钟,50MHz
reg rst_n; //复位信号,低电平有效
wire [7:0] wrf_din;
wire wrf_wrreq;
wire syswr_done;
wire[21:0] sys_wraddr;