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工程师原创文章 · 技术经验分享 · 项目案例解析

📊 共 19889 篇文章 ✍️ 原创分享 📚 持续更新

PCB设计之“载流能力”

本文主要介绍PCB设计中走线和过孔的载流能力。走线的载流能力决定电流承载能力的因素主要有：铜箔厚度、走线宽度、温升、镀通孔孔径。但由于电流分布不是均匀的，因此很难精确计算。常用的公式：K为修正系数，一般覆铜线在内层时取0.024，在外层时取0.048；T为最大温升，单位为摄氏度（铜的熔点为1060）；A为覆铜截面积，单位为平方mil（注意是squaremi...
📅 2023-06-30 阅读全文 →

开关电源之“纹波的产生”

本文主要介绍开关电源纹波的产生。随着SWITCH的开关，电感L中的电流也是在输出电流的有效值上下波动的。所以在输出端也会出现一个与SWITCH同频率的纹波，一般所说的纹波就是指这个。它与输出电容的容量和ESR有关系。这个纹波的频率与开关电源相同，为几十到几百KHz，MOS开关能到几MHz。另外，SWITCH一般选用双极性晶体管或者MOSFET，不管是哪种，...
📅 2023-06-30 阅读全文 →

开关电源之“纹波的抑制”

本文主要介绍开关电源的纹波的抑制方法。对于开关纹波，理论上和实际上都是一定存在的。通常的抑制或减少它的做法有以下几种：加大电感和输出电容滤波根据开关电源的公式，电感内电流波动大小和电感值成反比，输出纹波和输出电容值成反比。所以加大电感值和输出电容值可以减小纹波。纹波电流△I可由下式算出： 可以看出，增加L值，或者提高开关频率可以减小电感内的电流波...
📅 2023-06-30 阅读全文 →

LDO之“噪声的产生”

本文主要介绍LDO噪声的来源。LDO的噪声分为LDO内部的噪声和LDO外部的噪声。LDO内部的噪声来自于内部电路的带隙基准源（bandgap reference）、放大器以及晶体管。LDO外部的噪声来自于输入。在LDO的手册中，PSRR（Power Supply Rejection Ratio/PowerSupply Ripple Rejection）是表...
📅 2023-06-30 阅读全文 →

LDO之“噪声的抑制”

本文主要介绍LDO的噪声抑制。上一篇文章分析了LDO的内部噪声主要是带隙基准源产生的噪声，为了抑制带隙基准源产生的噪声，主要有下面三种办法。一是降低误差放大器的带宽，抑制了带隙基准源的高频噪声。但是降低带宽会使LDO的动态性能降低。二是在带隙基准源和误差放大器之间加低通滤波。高性能的LDO都会有一个噪声抑制NR管脚，CNR并联在带隙基准源和GND之间，起到...
📅 2023-06-30 阅读全文 →

NVIDIA Jetson系列之“Xavier载板设计之电源”

本文主要介绍NVIDIA Jetson系列之Xavier的载板硬件设计。限于篇幅，本文介绍电源部分，下一篇再介绍对外接口部分。Xavier属于Jetson系列中算力最高的模组，分为两个版本，详细对比如下表所示：Jetson AGX Xavier 8GBJetson AGX XavierGPU384核Volta GPU（具有48个Tensor核心）5.5 T...
📅 2023-06-30 阅读全文 →

NVIDIA Jetson系列之“Xavier载板设计之接口”

接上一篇介绍过的Xavier载板硬件设计的电源部分，本文主要介绍Xavier载板的对外接口部分。Xavier核心板的对外接口较为丰富，主要的如下表所示：下图是Xavier芯片的框图，对外接口是非常丰富的。其实接口部分大致可以分为三大类：Multimedia Complex、High-Speed I/O和Low-Speed I/O。其中Multimedia ...
📅 2023-06-30 阅读全文 →

NVIDIA Jetson系列之“Xavier载板介绍”

NVIDIA的Xavier上市已经一年多了，市面上的载板也是比较多的了，本文就来扒一扒市面上常见的一些Xavier载板。下面先看一看NVIDIA官网上Jetson系列的生态情况，主要包括一些专注于AI Software, Hardware and Application Design Services, Sensors and Peripherals, De...
📅 2023-06-30 阅读全文 →

FPGA系列之“CPLD和FPGA的基本结构”

本文主要介绍CPLD和FPGA的基本结构。CPLD是复杂可编程逻辑器件（Complex Programable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programable Gate Array）的简称，两者的功能基本相同，编程等过程也基本相同（烧写文件不一样，但是是由软件自动产生的），只是芯片内部的实现原理和结构略有不...
📅 2023-06-30 阅读全文 →

FPGA系列之“CPLD和FPGA的区别”

本文主要介绍CPLD和FPGA的区别。CPLD和FPGA都是由逻辑阵列模块构成的，但是CPLD的LAB基于乘积和宏单元，而FPGA的LAB使用基于LUT的逻辑单元。CPLD的LAB围绕中心全局互连排列，随着器件中逻辑数量的增加，呈指数增长。FPGA的LAB以网格阵列排列，随器件密度线性增长。CPLD互连包括LAB本地可编程阵列及中心可编程互连。FPGA器件...
📅 2023-06-30 阅读全文 →

硬件电路设计之“推挽输出”

本文主要介绍推挽电路的结构及工作过程。推挽电路又叫图腾柱电路，图腾柱型驱动电路的作用：提升电流提供能力（驱动能力强，因为输出阻抗小），迅速完成对门极电荷的充电过程，而并不是提供一个门极电压。所以电容Cgs的电压稳态时只会到达Vcc-0.7，因为如果高于Vcc-0.7的话，上面三极管的工作状态就会变化，BE之间压降不够的话就会截止；同理，当下面三极管工作时，...
📅 2023-06-30 阅读全文 →

硬件电路设计之“高阻态”

本文主要介绍高阻态。当控制输入无效（EN#=1）时，门电路输出端就处于悬空的高阻状态（EN#=1，P=0，VD导通，VB1=0.9V（VT1导通，VB1钳位到0.9V），VC2=0.9V，VB3=VC2=0.9V，VT3截止（VT3导通的条件为VB3＞1.4V），VB1=0.9V故VT4截止（VT1导通，VB2=0，VT2截止，VT4就截止），即输出端Y为...
📅 2023-06-29 阅读全文 →

硬件电路设计之“OC/OD输出”

本文主要介绍OC/OD门电路。开漏形式的电路有以下几个特点：利用外部电路的驱动能力，减少IC内部的驱动。可以将多个开漏输出的pin连接到一条线上。通过一个上拉电阻，在不增加任何器件的情况下，形成“线与”关系。这也是I2C，SMBus等总线判断总线占用状态的原理。由于开漏pin不连接外部的上拉电阻，则只能输出低电平。所以后级电路必须接一上拉电阻，可以利用改变...
📅 2023-06-29 阅读全文 →

FPGA系列之“GTx的参考时钟”​

本文主要介绍Xilinx FPGA的GTx的参考时钟。下面就从参考时钟的模式、参考时钟的选择等方面进行介绍。参考时钟的模式参考时钟可以配置为输入模式也可以是输出模式，但是在运行期间不能切换。作为输入时，用于驱动Quad 或者channel PLLs，作为输出时，可以来自于同一个Quad中的任意一个channel。7系列的GTx只能作为输入，而Ultra和U...
📅 2023-06-29 阅读全文 →

硬件电路设计之“计数表示方法”

在硬件电路设计的时候，尤其是存储类相关的器件，经常会听到多少多少M，多少多少G，多少多少T的存储空间的叫法，本文就来介绍介绍常见的各种科学计数的叫法。常规的科学计数法可以表示10e-24~10e+24，如下表所示：SymbolPrefix简称Exponentyyocto-夭10e-24zzepto仄10e-21aatto-阿（托）10e-18ffemto-...
📅 2023-06-29 阅读全文 →

硬件电路设计之“阻容感表示方法”

在硬件电路设计中，经常会遇到阻容感的表示方法之类的问题，本文就介绍介绍硬件电路设计中常见的阻容件的表示方式。电阻一般以Ω为单位进行标示，电容一般以pF为单位进行标示，电感一般以nH为单位进行标示。电阻电阻的表示方法各个厂家不尽相同，下面是国巨的普通贴片电阻的型号表示方法：其中比较通用的是电阻的精度和封装的表示方法。下面是电阻的精度的表示方法：代表字母BCD...
📅 2023-06-29 阅读全文 →

FPGA系列之“Zynq SoC和Zynq MPSoC参考资料”

本文跟大家分享两本Zynq相关的参考书籍：The Zynq Book——Embedded Processing with the ARM® Cortex®-A9 on the Xilinx® Zynq®-7000 All Programmable SoC（中文版是浙大翁恺博士翻译的，不过还是建议大家看英文版的比较好）Exploring Zynq® MPSo...
📅 2023-06-29 阅读全文 →

硬件电路设计之“磁珠”

本文主要介绍磁珠。磁珠主要用于EMI差模噪声抑制，磁珠在低频段几乎没有任何阻抗，只有在高频的时候才会表现出很高很宽带宽的阻抗。故而一般在抑制高频干扰的时候大多选择磁珠。一般说的600R是指100MHZ测试频率下的阻抗值。选择磁珠除了注意百兆阻抗、直流阻抗、额定电流这三个参数外，还应该注意磁珠的使用类别。比如：高频高速磁珠、电源磁珠（大电流）、普通信号磁珠。...
📅 2023-06-29 阅读全文 →

NVIDIA Jetson系列之“TX2系列上电自启动”

本文主要介绍TX2模组及载板的上电自启动。TX2系列模组不同的版本，对上电自启动的支持也不一样，大家在实际应用中一定要搞清楚所使用的模组及载板的版本，模组包括TX2、TX2 4GB、TX2i等版本，以及早期的TX1；官方载板主流的至少包括B02、B04、C02等版本。下面先来看看模组端的区别吧：在第一版的《OEM Product Design Guide ...
📅 2023-06-29 阅读全文 →

FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”

本文主要介绍Zynq UltraScale+ MPSoC系列器件的PS-PL之间互连的AXI总线接口。Zynq MPSoC系列器件的AXI总线结构如下图所示：PS侧可以使用PS-PL AXI接口调用PL侧的硬件加速器等接口。这种互连属于高带宽、低延迟的连接方式。Zynq MPSoC提供了12个PS-PL AXI端口，详细如下表所示：vivado里面也是12...
📅 2023-06-29 阅读全文 →

硬件接口协议之“通信线路物理层编码技术介绍”

本文主要介绍各种通信接口物理层的编码技术，包括数字-数字接口编码方式、数字-模拟接口编码方式、模拟-数字接口编码方式、模拟-模拟接口编码方式。Digital to Digital Encoding数字-数字接口的编码方式主要就是对二进制比特流的编码，常见的可以归为三大类：单极性码（单电平）：非零电平代表一种信号逻辑状态，零电平代表另一种；极性码（双电平）：...
📅 2023-06-29 阅读全文 →

硬件接口协议之“数字-数字编码中的极性码”

极性码采用两个电压值编码：正电平代表一种信号逻辑状态，负电平代表另一种状态。极性码包括：归零码、不归零码、双相位码、块编码等。下面就进行详细介绍。RZ Encoding归零编码使用两组电平值：正-零，负-零。信号变化不是发生在比特之间而是发生在每个比特内。在每个比特间隙的中段，信号将归零。比特“1”实际上是用正电平跳变到零表示，比特“0”则用负电...
📅 2023-06-29 阅读全文 →

硬件接口协议之“数字-数字编码中的双极性码”

本文主要介绍数字-数字编码中的双极性码。双极性码是使用两个以上的电平值进行编码，无线路信号代表一种信号逻辑状态，正电平和负电平交替代表另一种状态。MLT-3MLT-3即Multi-Level Transmit-3，多电平传输码，MLT-3码跟NRZI码有点类似，其特点都是逢“1”跳变，逢“0”保持不变，并且编码后不改变信号速率。与NRZI码不同的是，MLT...
📅 2023-06-29 阅读全文 →

硬件电路设计之“数字-模拟编码”

本文主要介绍数字-模拟编码技术。之前的文章《硬件接口协议之“通信线路物理层编码技术介绍”》介绍了数字-模拟编码技术主要有以下几种：幅移键控编码(ASK，Amplitude shift keying)频移键控编码(FSK，Frequency shift keying)相移键控编码(PSK，Phase shift keying)正交调幅编码(QAM，Quadr...
📅 2023-06-29 阅读全文 →

硬件接口协议之“汽车总线简介”

本文主要介绍汽车总线。随着电子、半导体、通讯等技术的快速发展，汽车电子智能化的诉求也越来越强，消费者希望驾驶动力性、舒适性、经济性以及娱乐性更强的汽车。汽车制造商为了提高产品竞争力，将越来越多的电子控制系统加入到汽车控制中，例如ECU、ESP、PEPS、EPS等等。尤其是ECU的大量使用使汽车互连的负载率急剧增大，同时对信息传输的可靠性和实时性也有更高的要...
📅 2023-06-29 阅读全文 →

硬件接口协议之“CAN总线简介”

本文主要介绍CAN总线的发展历史、标准化、应用等。发展历史CAN总线从1986年第一次发布至今，已经经历了30多年的发展，已成为应用最广、最有前途的现场总线之一。CAN总线在汽车及交通、工业自动化、铁路自动化、楼宇自动化等领域已经独领风骚。下面简单梳理一下CAN的发展发展过程中的一些主要的历史事件：1983年，Bosch开始CAN总线研发；1986年，Bo...
📅 2023-06-29 阅读全文 →

硬件接口协议之“CAN总线种类”

本文主要介绍CAN总线的物理层区别，包括高速CAN、低速CAN和单线CAN。常用的CAN总线分为：单线CAN、低速容错CAN、高速CAN。在讨论它们的区别之前先明确以下几点：讨论它们是SAE的A类、B类还是C类并没有多大意义，因为高速CAN同样可以使用低速CAN的波特率（单线CAN的波特率一般为33.3KHz），而且在实际应用中也不会有问题。但低速CAN使...
📅 2023-06-29 阅读全文 →

硬件接口协议之“CAN总线硬件基础”

本文主要介绍CAN总线的硬件结构、信号电平等等硬件相关的基础知识。总线结构CAN总线的物理连接常见的是非屏蔽双绞线（UTP），线上传输的是差分信号。连接到CAN总线上的设备叫做节点设备（CAN Node），节点主要包括Host、Controller和Transceiver三部分。Host和Controller通常集成在MCU里面，CAN Controlle...
📅 2023-06-29 阅读全文 →

硬件接口协议之“CAN总线规范”

本文主要介绍CAN总线的标准。CAN总线基本协议层分为物理层、数据链路层、应用层三层协议，相关标准也分为底层标准（物理层和数据链路层）和上层标准（应用层）两大类。CAN底层标准主要是ISO 11898系列的国际标准，不同厂商在CAN总线的物理层和数据链路层定义是基本相同的；而上层标准，涉及到例如流控制、设备寻址和大数据块传输控制等，不同应用领域或制造商会有...
📅 2023-06-29 阅读全文 →

硬件接口协议之“CAN-FD”

本文主要介绍CAN-FD及其与传统CAN的区别。传统CAN总线的最高传输速率为1Mbps，车载领域实际使用的速率最高仅为500Kbps，已经满足不了越来越高的数据吞吐量需求，因而CAN方案的瓶颈逐步凸显，尤其未来更多的ECU搭载终会导致总线负载率持续增加导致网络拥堵。2011年，为满足带宽与可靠性需求，Bosch发布了CAN-FD（CAN With Fle...
📅 2023-06-29 阅读全文 →