硬件电路设计之“高阻态”

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本文主要介绍高阻态。

当控制输入无效（EN#=1）时，门电路输出端就处于悬空的高阻状态（EN#=1，P=0，VD导通，VB1=0.9V（VT1导通，VB1钳位到0.9V），VC2=0.9V，VB3=VC2=0.9V，VT3截止（VT3导通的条件为VB3＞1.4V），VB1=0.9V故VT4截止（VT1导通，VB2=0，VT2截止，VT4就截止），即输出端Y为高阻态）。
高阻态就是只有电容效应，没有电阻效应（引脚对地电阻为无穷大），阻抗很高，相当于断开；高阻态，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的电路定。
高阻态测电阻为∞，测电压为0V，但不是接地。因为悬空，所以测其电流为0A。
高阻态的实质：电路分析时高阻态可做开路理解。你可以把它看作输出（输入）电阻非常大。他的极限可以认为悬空。也就是说理论上高阻态不是悬空，它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空是一样的。
把一个端口置为高阻态，相当于该端口从电路中断开（仅对输出来说），比如在一个通信线上挂了几个端口，将一个端口置为高阻态，就意味着该端口不会影响到该通信线的电平变化，但还是可以读取端口的电平。此时读引脚电平时可以读到真实的电平值。高阻态的重要作用就是I/O口在输入时读入外部电平用，一般高阻态都是作为模拟量输入的，因为高阻态不会影响到输入的电平，可以准确的读取模拟量。
高阻态和悬空的区别如下：
  • 悬空（浮空，floating）：就是逻辑器件的输入引脚既不接高电平，也不接低电平。由于逻辑器件的内部结构，当输入引脚悬空时，相当于该引脚接了高电平。一般实际运用时，引脚不建议悬空，易受干扰。（TTL电路输入悬空相当于高电平，CMOS电路输入悬空会引入干扰！！！）
  • 高阻态：从逻辑器件内部电路结构来说，就是其输出电阻很大，该状态既不是高电平，也不是低电平。当三态门处于高阻态时，无论该门的输入如何变化，都不会对其输出有贡献。
高阻态的应用主要有如下一些：

  • 在总线连接的结构上。总线上挂有多个设备，设备于总线以高阻的形式连接。这样在设备不占用总线时自动释放总线(放弃对总线的使用)，以方便其他设备获得总线的使用权。

  • 高阻输入(类似于CMOS输入阻抗)可以认为输入电阻是无穷大的，认为I/O对前级影响极小，而且不产生电流(不衰减)，而且在一定程度上也增加了芯片的抗电压冲击能力。作为模拟量输入，可以准确的读取模拟量。


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