verilog-ieee

Verilog 的非常好用易懂的教学软件。

Verilog 的非常好用易懂的教学软件。

标签： Verilog 教学软件

上传时间： 2015-05-09

上传用户：拔丝土豆
实用闹钟的verilog代码。不是vhdl的！经过ldv验证

实用闹钟的verilog代码。不是vhdl的！经过ldv验证

标签： verilog vhdl ldv 闹钟

上传时间： 2014-01-11

上传用户：小儒尼尼奥
计算器芯片的verilog实现代码！时序仿真成功

计算器芯片的verilog实现代码！时序仿真成功

标签： verilog 计算器芯片代码

上传时间： 2015-05-10

上传用户：三人用菜
用verilog语言实现的ARM7处理器的标准内核的源代码程序,nnARM, 具有很好的参考价值

用verilog语言实现的ARM7处理器的标准内核的源代码程序,nnARM, 具有很好的参考价值

标签： verilog nnARM ARM7 语言

上传时间： 2015-05-10

上传用户：wanghui2438
利用Verilog编程实现状态机的例子。很不错的。

利用Verilog编程实现状态机的例子。很不错的。

标签： Verilog 编程实现状态

上传时间： 2015-05-10

上传用户：阳光少年2016
以verilog HDL 语言编写的一首歌曲

以verilog HDL 语言编写的一首歌曲，可供初学者借鉴

标签： verilog HDL 语言编写

上传时间： 2013-12-26

上传用户：ma1301115706
HDL 编码风格与编码指导,介绍了详细的vhdl和verilog hdl语言的编程风格

HDL 编码风格与编码指导,介绍了详细的vhdl和verilog hdl语言的编程风格

标签： verilog vhdl HDL hdl

上传时间： 2014-01-05

上传用户：古谷仁美
卡内基梅陇大学verilog课程讲义,希望大家能够喜欢！

卡内基梅陇大学verilog课程讲义,希望大家能够喜欢！

标签： verilog 大学讲义家

上传时间： 2013-12-26

上传用户：xiaohuanhuan
通用寄存器的部分代码 LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL ENTITY traffic IS PORT(clk,sm,sb:IN bit

通用寄存器的部分代码 LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL ENTITY traffic IS PORT(clk,sm,sb:IN bit mr,my,mg,br,by,bg:OUT bit ) END traffic

标签： IEEE STD_LOGIC LIBRARY traffic

上传时间： 2014-01-14

上传用户：水口鸿胜电器
强调Verilog代码编写规范

强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写

标签： Verilog 代码编写

上传时间： 2015-05-12

上传用户：13160677563