计算器芯片的verilog实现代码！ 时序仿真成功 - 免费下载

VHDL/FPGA/Verilog资源 文件大小：7 K

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文件格式
RAR
所属分类
VHDL/FPGA/Verilog
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7 K
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资源简介

计算器芯片的verilog实现代码！ 时序仿真成功

源码文件列表

📂 共 10 个源码文件 点击文件名可在线查看源代码

1 📄
apportionment.v
大小: 1.21 KB
查看源码
2 📄
apportionment.v.bak
大小: 1.21 KB
查看源码
3 📄
display.v
大小: 29 B
查看源码
4 📄
encode.v.bak
大小: 6.06 KB
查看源码
5 📄
encode.v
大小: 6.1 KB
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6 📄
alu.v
大小: 2.04 KB
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7 📄
sicense.v
大小: 29 B
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8 📄
datareg.v
大小: 178 B
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9 📄
display_control.v
大小: 37 B
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10 📄
ireg.v
大小: 171 B
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