v-hdl

DDR SDRAM的veilog hdl程序

DDR SDRAM的veilog hdl程序，经过验证效果不错

标签： veilog SDRAM DDR hdl

上传时间： 2017-08-11

上传用户：tonyshao
yampp 7 USB firmware v 2.44 checked, working, latest

yampp 7 USB firmware v 2.44 checked, working, latest

标签： firmware checked working latest

上传时间： 2017-08-13

上传用户：我们的船长
是摩托罗拉关于Verilog　HDL的开发规范

是摩托罗拉关于Verilog　HDL的开发规范，相信对于学习Verilog程序设计的人会有很大的帮助

标签： Verilog HDL 摩托罗拉

上传时间： 2017-08-14

上传用户：pkkkkp
本书介绍了大量verilog HDL程序设计的实例

本书介绍了大量verilog HDL程序设计的实例，对于verilog语言学习者和从事相关工作的工程师来说，都有一定的学习和参考价值。

标签： verilog HDL 程序设计

上传时间： 2014-01-17

上传用户：czl10052678
赋权有向图中心问题问题描述: 设G=(V,E)是一个赋权有向图

赋权有向图中心问题问题描述: 设G=(V,E)是一个赋权有向图，v是G的一个顶点， v的偏心距定义为： Max {w∈ V,从w到v的最短路径长度} G中偏心距最小的顶点称为G的中心。试利用Floyd 算法设计一个求赋权有向图中心的算法。

标签：

上传时间： 2017-08-17

上传用户：klin3139
Given a graph G = (V, E), where every edge e has a nonnegative weight w(e), and a source vertex s in

Given a graph G = (V, E), where every edge e has a nonnegative weight w(e), and a source vertex s in V, find the shortest path from s to every other vertex

标签： nonnegative weight source vertex

上传时间： 2014-01-10

上传用户：xuan‘nian
PC/104 规范V 2.5CHINESE

PC/104 规范V 2.5CHINESE

标签： CHINESE 104 2.5 PC

上传时间： 2017-08-22

上传用户：shinesyh
Verilog HDL中关于赋值语句的ppt

Verilog HDL中关于赋值语句的ppt

标签： Verilog HDL

上传时间： 2017-08-23

上传用户：ccclll
本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.

本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.

标签： Verilog HDL 程序全加器

上传时间： 2013-12-03

上传用户：moerwang
Slide dạ y cách viế t Rootkit cùng Source và ví dụ

Slide dạ y cách viế t Rootkit cùng Source và ví dụ

标签： Rootkit Source Slide 7841

上传时间： 2017-08-29

上传用户：JIUSHICHEN