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ip核控制

  • 基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明

    基于FPGA设计的字符VGA  LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中,再从ROM 中把转换后的数据读取出来显示到 VGA 上,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。module top( input                       clk, input                       rst_n, //vga output         output                      vga_out_hs, //vga horizontal synchronization          output                      vga_out_vs, //vga vertical synchronization                   output[4:0]                 vga_out_r,  //vga red output[5:0]                 vga_out_g,  //vga green output[4:0]                 vga_out_b   //vga blue );wire                            video_clk;wire                            video_hs;wire                            video_vs;wire                            video_de;wire[7:0]                       video_r;wire[7:0]                       video_g;wire[7:0]                       video_b;wire                            osd_hs;wire                            osd_vs;wire                            osd_de;wire[7:0]                       osd_r;wire[7:0]                       osd_g;wire[7:0]                       osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r  = osd_r[7:3]; //discard low bit dataassign vga_out_g  = osd_g[7:2]; //discard low bit dataassign vga_out_b  = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0                (clk                        ), .c0                    (video_clk                  ));color_bar color_bar_m0( .clk                   (video_clk                  ), .rst                   (~rst_n                     ), .hs                    (video_hs                   ), .vs                    (video_vs                   ), .de                    (video_de                   ), .rgb_r                 (video_r                    ), .rgb_g                 (video_g                    ), .rgb_b                 (video_b                    ));osd_display  osd_display_m0( .rst_n                 (rst_n                      ), .pclk                  (video_clk                  ), .i_hs                  (video_hs                   ), .i_vs                  (video_vs                   ), .i_de                  (video_de                   ), .i_data                ({video_r,video_g,video_b}  ), .o_hs                  (osd_hs                     ), .o_vs                  (osd_vs                     ), .o_de                  (osd_de                     ), .o_data                ({osd_r,osd_g,osd_b}        ));endmodule

    标签: fpga vga lcd

    上传时间: 2021-12-18

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  • ddr3应用讲解

    ddr3应用讲解,包括在vivado中ddr3 ip核的建立过程以及相关程序讲解。

    标签: ddr3

    上传时间: 2022-06-07

    上传用户:bluedrops

  • 基于ARM核的USB2.0AHB接口IP主机端驱动程序的设计与实现

    本论文以开发基于ARM核的USB2.0-AHB接口IP此项目为依托,致力于在Windows XP操作系统上使用DDK(Driver Development Kit)设计和开发一个基于WDM的主机端驱动程序。开发该驱动程序的目的是为了对该IP进行FPGA测试以及配合设备端驱动程序的开发,该驱动程序能够完成即插即用功能,块传输,同步传输,控制传输以及对Flash的操作五项主要功能。 论文首先介绍了基于WDM的USB驱动程序设计原理,其中包括了从结构到通信流对USB主机系统的介绍,编写WDM驱动程序的基础理论(主要介绍了数个相关的重要概念、驱动程序的基本组成),以及在开发对Flash操作的例程会使用到的Mass Storage类协议的简要介绍。在介绍设计原理后,论文从总体的系统应用环境和结构蓟数据传输、内部模块以及软硬件体系结构几个方面简要描述了该IP的系统设计。接着论文通过分析主机端驱动程序功能需求,提出了驱动程序的总体构架以及分步式的设计流程,具体步骤是先实现驱动程序的正常加载以及基本PnP功能,然后实现块传输、同步传输以及控制传输,最后完成对Flash操作例程的设计。随后论文详细阐述了对上述五项主要功能模块的设计;其中对Flash操作例程的设计是难点,作者通过分析Bulk-Only协议和UFI命令规范,提出程序的详细设计方案。论文最后简要介绍了调试驱动程序的方法,以及驱动程序的测试内容、部分测试结果以及测试结论。 本论文研究对象为基于ARM核的USB2.0-AHB接口IP主机端驱动程序,因为其研究主体是一个基于WDM的主机端驱动程序,因此有其普遍性;但是它以开发基于ARM核的USB2.0-AHB接口IP这个项目为依托,其目的是为项目服务,因此它有其特殊性。它是一项既有普遍性又有特殊性的研究。

    标签: ARM 2.0 AHB USB

    上传时间: 2013-05-19

    上传用户:2007yqing

  • DDR2控制器IP的设计与FPGA实现.rar

    DDR2 SDRAM是目前内存市场上的主流内存。除了通用计算机系统外,大量的嵌入式系统也纷纷采用DDR2内存,越来越多的SoC系统芯片中会集成有DDR2接口模块。因此,设计一款匹配DDR2的内存控制器将会具有良好的应用前景。 论文在研究了DDR2的JEDEC标准的基础上,设计出DDR2控制器的整体架构,采用自项向下的设计方法和模块化的思想,将DDR2控制器划分为若干模块,并使用Verilog HDL语言完成DDR2控制器IP软核中初始化模块、配置模块、执行模块和数据通道模块的RTL级设计。根据在设计中遇到的问题,对DDR2控制器的整体架构进行改进与完善。在分析了Altera数字PHY的基本性能的基础上,设计DDR2控制器与数字PHY的接口模块。搭建DDR2控制器IP软核的仿真验证平台,针对设计的具体功能进行仿真验证,并实现在Altera Stratix II GX90开发板上对DDR2存储芯片基本读/写操作控制的FPGA功能演示。 论文设计的DDR2控制器的主要特点是: 1.支持数字PHY电路,不需要实际的硬件电路就完成DDR2控制器与DDR2存储芯片之间的物理层接口,节约了设计成本,缩小了硬件电路的体积。 2.将配置口从初始化模块中分离出来,简化了具体操作。 3.支持多个DDR2存储芯片,使得DDR2控制器的应用范围更为广阔。 4.支持DDR2的三项新技术,充分发挥DDR2内存的特性。 5.自动DDR2刷新控制,方便用户对DDR2内存的控制。

    标签: DDR2 FPGA 控制器

    上传时间: 2013-06-10

    上传用户:ynzfm

  • 基于ARM的智能家居控制系统的研究

    Internet现已成为社会重要的信息流通渠道。嵌入式系统能够连接到 Internet上面将信息传送到几乎世界上的任何一个地方。嵌入式设备与Internet的结合代表着嵌入式系统和网络技术的真正未来。随着IPv6的应用,设备都可能获得一个全球唯一的IP地址,通过IP地址和互联网相连成为一个网络设备。因此随着电子技术和Internet技术的发展使的家用电子电器产品步向智能化网络化的智能家居方向。智能家居是集成微电子技术与控制技术当前嵌入式系统典型的代表。 本文将嵌入式技术与电力载波通信协议X-10技术结合起来来实现智能家居控制系统,着重研究智能家居控制系统的核心一基于ARM核的智能家居网关软硬件设计。智能家居网关是一个嵌入式WEB服务器,用户通过登陆智能家居网关进而实现对智能家居网关的远程控制操作,智能家居网关将接收到的用户命令进行“翻译”之后向家庭电力线发送X-10指令,实现对家庭设备的控制。 本文首先分析基于ARM的智能家居控制系统的原理及X-10技术;然后给出具体基于ARM平台的硬件电路设计,本文在以LPC2210为处理器实现智能家居控制系统的设计中,给出详细设计步骤与过程。本系统主要电路包括有电源电路、键盘电路、LCD显示电路、存储电路、网口电路、及X-10电力载波电路等等;其次ARM平台软件实现是本文的一个重点。本文主要分三步来实现:第一步实现了在LPC2200系列处理器上的嵌入式操作系统uC/OS-Ⅱ的移植、第二步实现TCP/IP协议栈LWIP在嵌入式操作系统上的移植、第三步实现WEB服务器的组建以及应用软件设计。最后系统在搭建完软硬件平台之后,进入调试结果环节。系统运行后本人使用本地示波器观看波形,然后通过对波形的解析与X-10指令的对照来验证基于ARM的智能家居控制系统的可行性,进而实现了X-10信息家电与Internet的互连控制。

    标签: ARM 智能家居控制系统

    上传时间: 2013-06-04

    上传用户:WS Rye

  • arm9_fpga2_verilog是一个可以综合的用verilog写的arm9的ip软核

    arm9_fpga2_verilog是一个可以综合的用verilog写的arm9的ip软核,对学习arm和FPGA开发有帮助。

    标签: verilog fpga arm9 arm

    上传时间: 2013-08-23

    上传用户:xlcky

  • 用ICMP.DLL发送TCP/IP控制信息

    用ICMP.DLL发送TCP/IP控制信息

    标签: ICMP DLL TCP IP

    上传时间: 2015-02-07

    上传用户:moerwang

  • 单片机控制RTL8019网卡芯片实现TCP/IP协议栈是一件非常有意思的实验。我尝试使用专门针对8位单片机设计的uIP6.0在mcu51-63K仿真器移植成功

    单片机控制RTL8019网卡芯片实现TCP/IP协议栈是一件非常有意思的实验。我尝试使用专门针对8位单片机设计的uIP6.0在mcu51-63K仿真器移植成功

    标签: 8019 RTL 6.0 TCP

    上传时间: 2015-03-13

    上传用户:xaijhqx

  • TINI平台可提供设计IP网络继电器所 需的TCP/IP栈和本地控制,Java运行环境可以大大降低设计

    TINI平台可提供设计IP网络继电器所 需的TCP/IP栈和本地控制,Java运行环境可以大大降低设计

    标签: TINI Java TCP IP

    上传时间: 2013-12-03

    上传用户:coeus

  • 基于TCP/IP的远程控制访问程序 可以对远程的计算机惊醒控制管理!

    基于TCP/IP的远程控制访问程序 可以对远程的计算机惊醒控制管理!

    标签: TCP IP 远程控制 访问

    上传时间: 2013-12-02

    上传用户:xiaodu1124