Design Testbenches in Verilog HDL language.
标签： Testbenches language Verilog Design
上传时间： 2017-05-04
上传用户：zhaiye
Design FSM using Verilog HDL.
标签： Verilog Design using FSM
上传用户：lili123
16bit CRC for 8bits data
标签： 8bits data bit CRC
上传时间： 2017-05-06
上传用户：xzt
计算modbus的crc校验码的两种方法
标签： modbus crc 计算 校验码
上传时间： 2014-02-24
上传用户：363186
采用fpga的hdl语言实现dds的信号发生器的设计，性能与传统相比明显提高。
标签： fpga dds hdl 语言
上传时间： 2017-05-11
上传用户：a6697238
4位数字频率计的verilog HDL设计，精度比较准的
标签： verilog HDL 数字频率计
上传时间： 2014-01-06
上传用户：shus521
SPHE82XX CRC CALC SOURCE CODE
标签： SOURCE SPHE CALC CODE
上传时间： 2013-12-22
上传用户：h886166
主要介绍CRC校验源码分析，怎样得到这些CRC校验源码
标签： CRC 校验源码 分
上传时间： 2013-12-21
上传用户：dave520l
CRC校验程序，在通信中，我们常用的一种CRC校验程序
标签： CRC 程序
上传时间： 2017-05-20
上传用户：asddsd
四位密码锁,用HDL硬件语言实现，简单实用。
标签： HDL 密码锁 硬件 语言
上传用户：奇奇奔奔
