freescale crc模块驱动 经调试,可正常工作
上传时间: 2014-12-01
上传用户:康郎
Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序,实际测试可用。可以直接跟上位机连接,传输数据。
标签: Verilog C68013 68013 SLAVE
上传时间: 2016-10-13
上传用户:ljmwh2000
实现十字路口简单交通灯的verilog hdl源代码,可以实现
上传时间: 2013-12-17
上传用户:plsee
verilog HDL语言,对于超大规模集成电路开发学习非常有好处
上传时间: 2016-10-15
上传用户:cxl274287265
cdma2000系统中编码中的crc模块,通过matlab的simulink模拟crc编码
上传时间: 2016-10-18
上传用户:皇族传媒
CRC码产生器与校验器程序 Features : Executes in one clock cycle per data word Any polynomial from 4 to 32 bits Any data width from 1 to 256 bits Any initialization value Synchronous or asynchronous reset
标签: polynomial Features Executes clock
上传时间: 2013-12-18
上传用户:Ants
一个16位CRC校验软件算法。通过查表、移位、异或得出一定字节数的16为CRC校验码。
上传时间: 2016-10-19
上传用户:sqq
加密解密字符串的CRC算法,可以为初学者提供一些帮助。
上传时间: 2013-12-18
上传用户:love1314
周立功Verilog HDL黄金参考指南,学习VerriLog的东西。
上传时间: 2014-01-17
上传用户:qiao8960
想必编写HDL的同志们用的着,规范的代码更合理。
上传时间: 2014-01-11
上传用户:asdkin