Verilog-<b>hdL</b>

Verilog hdl语言常用乘法器设计

Verilog hdl语言常用乘法器设计，可使用modelsim进行仿真

标签： Verilog hdl 语言乘法器设计

上传时间： 2017-01-02

上传用户：lunshaomo
Verilog hdl语言常用加法器设计

Verilog hdl语言常用加法器设计，可使用modelsim进行仿真

标签： Verilog hdl 语言加法器

上传时间： 2013-12-24

上传用户：lizhizheng88
Verilog hdl语言伽罗华域GF（q）乘法器设计

Verilog hdl语言伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真

标签： Verilog hdl 语言乘法器设计

上传时间： 2013-12-27

上传用户：ls530720646
Verilog hdl语言的常用除法器设计

Verilog hdl语言的常用除法器设计，可使用modelsim进行仿真

标签： Verilog hdl 语言除法器

上传时间： 2013-12-17

上传用户：Zxcvbnm
Verilog HDL编写的4条指令CPU

Verilog HDL编写的4条指令CPU

标签： Verilog HDL CPU 编写

上传时间： 2014-01-27

上传用户：Ants
《Verilog-HDL实践与应用系统设计》一书中的光盘源文件

《Verilog-HDL实践与应用系统设计》一书中的光盘源文件

标签： Verilog-HDL 实践光盘应用系统

上传时间： 2014-07-03

上传用户：赵云兴
用Verilog HDL / VHDL实现的数字频率计（完整实验报告）

用Verilog HDL / VHDL实现的数字频率计（完整实验报告）

标签： Verilog VHDL HDL 数字频率计

上传时间： 2014-01-22

上传用户：dapangxie
1.推动教育学发展的内在动力是( D)的发展。A.教育规律 B.教育价值 C.教育现象 D.教育问题 2.提出“泛智”教育思想

1.推动教育学发展的内在动力是( D)的发展。A.教育规律 B.教育价值 C.教育现象 D.教育问题 2.提出“泛智”教育思想，探讨“把一切事物教给一切人类的全部艺术”的教育家是( B)A.培根 B.夸美纽斯 C.赫尔巴特 D.赞可夫

标签： A. B. C. D.

上传时间： 2017-01-06

上传用户：1427796291
verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input

verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0

标签： output look-ahead carryout verilog

上传时间： 2014-12-06

上传用户：ls530720646
教师办公管理系统是通过B/S结构搭建的平台

教师办公管理系统是通过B/S结构搭建的平台，可以方便的进行信息交流和共享

标签： 管理系统

上传时间： 2017-01-08

上传用户：坏天使kk