Verilog+Code
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是几个用Verilog HDL语言编写的源代码（里面包括实现滤波器等）
是几个用Verilog HDL语言编写的源代码（里面包括实现滤波器等），对想学习这个语言的朋友很有帮助！
2016-05-22
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FPGA Verilog,双向端口的研究,比较全,由ASSIGN和ALWAYS模块组成,测试可用
FPGA Verilog,双向端口的研究,比较全,由ASSIGN和ALWAYS模块组成,测试可用
2016-04-27
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使用verilog和VHDL两种硬件描述语言实现了一个ATA硬盘控制器
使用verilog和VHDL两种硬件描述语言实现了一个ATA硬盘控制器，包括源代码、测试仿真文件和说明文档
2016-04-27
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alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输
alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。
2013-12-26
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