Verilog+Code全部资料 - 虫虫开发者社区

这是一个通用可编程接口的Verilog代码，可以设置触发条件，设置为电平方式、边沿方式。可以屏蔽不用的口。

2014-12-07 155 Verilog+Code

一个用verilog实现的fpga上的uart接口模块，包括测试模块和实体，并实现了输出接口和状态接口。

2014-07-19 146 Verilog+Code

2016-05-13 196 Verilog+Code

2016-05-13 175 Verilog+Code

FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输，已验证，直接可用

2014-01-07 131 Verilog+Code

2013-11-30 69 Verilog+Code

2013-12-15 103 Verilog+Code

2014-01-14 23 Verilog+Code

verilog语言编写的多处理器的程序代码，用QII直接打开即可

2013-12-26 37 Verilog+Code

学习7段数码显示译码器、十六进制计数器以及顶层连接模块的Verilog设计； 2、掌握组合逻辑，时序逻辑以及用例化语句实现顶层模块的Verilog设计方法； 3、熟悉QuartusⅡ的整个设计流程，仿真方法，引脚锁定，下载及测试...

2019-05-30 1 Verilog+Code

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