这是我写的一个关于fpga verilog的程序希望有对初学着有帮助
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多个Verilog和vhdl程序例子,可以作为初学者参考实例,按照电路结构写出HDL代码...
fpga-jpeg-verilog在fpga平台使用verilog语言进行jpeg算法实现...
Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。...
verilog HDL 编写的PWM,是初学CPLD者入门Z资源,epm7128stc100-10...