PLL-LMX
探索PLL-LMX技术的精髓，掌握频率合成与信号处理的核心。PLL-LMX以其卓越的相位噪声性能、高集成度及灵活性，在通信系统、雷达、卫星导航等领域发挥着不可或缺的作用。无论您是从事无线通信设计还是精密测量仪器开发，这里汇集了265个精选资源，从基础理论到高级应用，助您深入理解并高效运用PLL-LM...
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PLL-LMX 热门资料
查看全部 207 份 →LPC23xx系列ARM时钟源的选择、PLL的设置步骤以及注意事项等。PPT做的非常出色。
LPC23xx系列ARM时钟源的选择、PLL的设置步骤以及注意事项等。PPT做的非常出色。
2016-11-18
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本文件是延时测试程序；LED灯每隔1秒亮1秒 使用外部22.1184MHz晶振, * 应用PLL倍频到100MHZ.
本文件是延时测试程序；LED灯每隔1秒亮1秒 使用外部22.1184MHz晶振, * 应用PLL倍频到100MHZ.
2016-06-13
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驱动时钟加入了PLL,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级
驱动时钟加入了PLL,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级
2017-01-16
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PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取...
2013-12-31
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这样做的目的是要说明的应用提供 电子系统设计师的必要工具 设计和评估锁相环（ PLL ）的 配置集成电路。
这样做的目的是要说明的应用提供 电子系统设计师的必要工具 设计和评估锁相环（ PLL ）的 配置集成电路。
2013-12-24
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分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实...
2016-06-14
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samsung推出的s3c2410 soc(可以说是公板)芯片的完整测试代码(官方),外围设备包括ADC,Timer,RTC,IIC,IIS,SPI以及系统的DMA,PLL,Power等.对需要写so
samsung推出的s3c2410 soc(可以说是公板)芯片的完整测试代码(官方),外围设备包括ADC,Timer,RTC,IIC,IIS,SPI以及系统的DMA,PLL,Power等.对需要写soc芯片底层驱动的朋友比较有帮助
2013-12-18
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