//初始化 if(initscr() == NULL) { perror("initcurs") exit(EXIT_FAILURE) } cbreak() noecho() keypad(stdscr, TRUE) //建立菜单项 for(i=0 i<N_ITEMS i++){ items[i] = new_item(months[i], "") } //建立菜单 mymenu = new_menu(items) //设置为5行单列的菜单 set_menu_format(mymenu, 5, 1) set_menu_mark(mymenu, "*") //获得菜单的行数很列数 scale_menu(mymenu, &mrows, &mcols) //建立窗口和子窗口 win = newwin(mrows + 2, mcols + 2, 3, 30) keypad(win, TRUE) box(win, 0, 0) subwin = derwin(win, 0, 0, 1, 1) //设置菜单的窗口 set_menu_sub(mymenu, subwin) //在子窗口上放置菜单 post_menu(mymenu) refresh() wrefresh(win)
标签： EXIT_FAILURE initcurs initscr cbreak
上传时间： 2013-11-29
上传用户：小眼睛LSL
HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline. HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim. HSSDRC IP core is licensed under MIT License
标签： configurable controller universal adaptive
上传时间： 2017-06-25
上传用户：皇族传媒
java记事本，可以实现类似于win记事本的功能
上传时间： 2017-06-26
上传用户：yd19890720
qam的vhdl程序，包含载波恢复等。同时含有modelsim仿真文件，希望有所帮助
上传时间： 2013-12-23
上传用户：gxrui1991
用多线程实现矩阵的相乘，这个是操作系统课程的一个简单实验，有linux和win下的实现
上传时间： 2013-12-11
上传用户：ANRAN
VHDL中关于generic的用法，及其testbench，可以使用Modelsim仿真查看其功能
上传时间： 2013-12-25
上传用户：l254587896
UART是一种广泛应用于短距离、低速、低成本通信的串行传输接口.由于常用UART芯片比较复杂且移植性差,提出一种采用可编程器件FPGA实现UART的方法, 实现了对UART的模块化设计.首先简要介绍UART的基本特点,然后依据其系统组成设计顶层模块,再采用有限状态机设计接收器模块和发送器模块,所有功能的实现全部采用VHDL进行描述,并用Modelsim软件对所有模块仿真实现.最后将UART的核心功能集成到FPGA上,使整体设计紧凑,小巧,实现的UART功能稳定、可靠.
上传时间： 2013-12-01
上传用户：zuozuo1215
串口的Verilog源程序，可以用modelsim下进行仿真调试
上传时间： 2013-12-16
上传用户：love_stanford
8051内核的设计，用Verilog硬件描述语言实现，在modelsim环境下进行仿真。
上传时间： 2017-07-27
上传用户：miaochun888
You can Creat SDF Database with the help of Code and you can insert data and Retrive the data in Windows Mobile Device or you can try at Emulator
上传时间： 2017-08-12
上传用户：sxdtlqqjl
