Modelsim-win

viterbi 硬判决译码

viterbi 硬判决译码，基本实现了（2，1，9）卷积码的硬判决译码，用modelsim RTL仿真通过

标签： viterbi 译码

上传时间： 2016-12-02

上传用户：秦莞尔w
本文介绍了基于Win32 API的VC++串口编程。给出了WIN32中打开串口、配置串口、超时设置、事件设置和读、写关闭串口的函数或结构体

本文介绍了基于Win32 API的VC++串口编程。给出了WIN32中打开串口、配置串口、超时设置、事件设置和读、写关闭串口的函数或结构体，随后举了一个利用WIN API进行串口通信的例子。

标签： 32 串口 Win API

上传时间： 2014-01-03

上传用户：asdkin
Verilog作业：自己写的源码输入

Verilog作业：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。

标签： Verilog 源码输入

上传时间： 2014-01-21

上传用户：zm7516678
Verilog-RISC CPU 代码实现了简单的RISC cpu

Verilog-RISC CPU 代码实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。北航

标签： Verilog-RISC RISC CPU cpu

上传时间： 2016-12-25

上传用户：han_zh
I2C总线Verilog源代码描述

I2C总线Verilog源代码描述，ModelSim仿真

标签： Verilog I2C 总线源代码

上传时间： 2013-12-25

上传用户：koulian
本算法基于leon2协处理器接口标准

本算法基于leon2协处理器接口标准，内含testbench，在modelsim中仿真通过，在ise9.2中综合及后仿真通过。

标签： leon2 算法协处理器接口标准

上传时间： 2016-12-26

上传用户：gdgzhym
好用的UART通信源码

好用的UART通信源码，使用Verilog 编写在QUARTUS下完成，并用ModelSim仿真通过

标签： UART 通信源码

上传时间： 2017-01-01

上传用户：jyycc
Verilog hdl语言常用乘法器设计

Verilog hdl语言常用乘法器设计，可使用modelsim进行仿真

标签： Verilog hdl 语言乘法器设计

上传时间： 2017-01-02

上传用户：lunshaomo
Verilog hdl语言常用加法器设计

Verilog hdl语言常用加法器设计，可使用modelsim进行仿真

标签： Verilog hdl 语言加法器

上传时间： 2013-12-24

上传用户：lizhizheng88
Verilog hdl语言伽罗华域GF（q）乘法器设计

Verilog hdl语言伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真

标签： Verilog hdl 语言乘法器设计

上传时间： 2013-12-27

上传用户：ls530720646