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primitive carry_udpx1(cout,cin,a,b); input cin,a,b; output cout; table // cin a b : cout 0 0 0 : 0; 0 1 0 :…
Microsoft+Hyper-V 源代码
汇集 Microsoft+Hyper-V 相关的电路原理图、PCB工程文件、单片机/FPGA源代码、数据手册与应用设计方案。
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module latch_16(qo,din,load); output[15:0] qo; input[15:0] din; input load; reg[15:0] qo; always @(posedge load) begin qo…
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module count10(out,cout,en,clr,clk); output[3:0] out; output cout; input en,clr,clk; reg[3:0] out; always @(posedge clk or …
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module longframe1(clk,strb); parameter delay=8; input clk; output strb; reg strb; reg[7:0] counter; always@(posedge clk) …
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module resource1(sum,a,b,c,d,sel); parameter size=4; output[size:0] sum; input sel; input[size-1:0] a,b,c,d; reg[size:0] sum;…
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module longframe2(clk,strb); parameter delay=8; input clk; output strb; reg[7:0] counter; reg temp; reg strb; always@(po…
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module block2(Q0,Q1,Q2,Q3,din,clk); output Q0,Q1,Q2,Q3; input clk,din; reg Q0,Q1,Q2,Q3; always @(posedge clk) begin …
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module block1(Q0,Q1,Q2,Q3,din,clk); output Q0,Q1,Q2,Q3; input clk,din; reg Q0,Q1,Q2,Q3; always @(posedge clk) begin …
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module block4(Q0,Q1,Q2,Q3,din,clk); output Q0,Q1,Q2,Q3; input clk,din; reg Q0,Q1,Q2,Q3; always @(posedge clk) begin …
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module resource2(sum,a,b,c,d,sel); parameter size=4; output[size-1:0] sum; input sel; input[size-1:0] a,b,c,d; reg[size-1:0] …