HDl设计
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使用FPGA控制蜂鸣器的程序,用Verilog HDL设计,可以是蜂鸣器发出各种不同的声音
使用FPGA控制蜂鸣器的程序,用Verilog HDL设计,可以是蜂鸣器发出各种不同的声音
2013-12-21
177
用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
2015-05-02
135
本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
2013-12-03
127
Verilog HDL是一种硬件描述语言
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模，想学习的这个资料对你有用。
2015-09-02
117