VHDL与源代码包
VHDL与源代码包...
VHDL与源代码包...
VHDL与源代码包...
循环冗余校验码(试验报告)...
数字频率计(试验报告)适合初学者参考...
这是“状态机设计(讲稿)”,希望对正在学VHDL的同学有帮助,谢谢!...
这是“VHDL设计”讲稿,希望对初学者有用,...
做EDA的,就不用介绍这个文件了吧,IEEE1364标准(开放)。...
VHDL ip core的设计,软核的设计方法...
verilog2000更新部分,请对照前一个标准。加入了一些新的支持...
verilog的入门级别的例子(转载)...