8位加法树乘法器,实现两个8位二进制数相乘，采用verilog hdl
上传时间： 2016-12-19
上传用户：lhc9102
8位乘8位的流水线乘法器，采用Verilog hdl编写
上传时间： 2014-01-26
上传用户：kristycreasy
mux4*1 vhdl 乘法器源码 经过测试直接可用
上传时间： 2015-08-28
上传用户：yy541071797
用vhdl语言实现4位乘法器，已被测试过，可参考使用
上传时间： 2017-07-09
上传用户：洛木卓
本压缩包里含有一4位乘法器及PDF书记一本，其中PDF书记钟含有百例各种VHDL实例
标签： 乘法器
上传时间： 2016-08-19
上传用户：515414293
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
标签： ultipler_quick_add booth 乘法器 测试
上传时间： 2016-07-12
上传用户：zhaiye
可用的4位乘法器，用VHDL在FPGA中实现
标签： 乘法器
上传时间： 2013-12-27
上传用户：xhz1993
4位乘法器,4位除法器 8位数据锁存器,8位相等比较器,带同步复位的状态 机,元件例化与层次设计,最高优先级编码器
上传时间： 2014-12-07
上传用户：pompey
移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1. 乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法： 1. 被乘数和乘数的高位补0，扩展成8位。 2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘数向左移位。移位时，被乘数的低端和乘数的高端均移入0. 3. 当乘数变成全0后，乘法结束。
上传时间： 2014-01-03
上传用户：星仔
位加法器的verilog程序与4×4 乘法器的verilog描述！！！
上传时间： 2013-12-21
上传用户：ruixue198909
