十进制计数器，一个非常使用的VHDL源代码
标签： 十进制计数器
上传时间： 2016-07-28
上传用户：a673761058
1．6个数码管动态扫描显示驱动 2．按键模式选择(时\分\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹功能，时、分定闹即可，无需时、分、秒定闹。要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。
上传时间： 2016-08-02
上传用户：thuyenvinh
用硬件描述语言(或混合原理图)设计模24计数器模块、4-7显示译码模块、顶层模块。
上传时间： 2016-08-02
上传用户：pinksun9
1．6个数码管静态显示驱动 2．按键模式选择(时\分\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个静态数码管(DS8C, DS7C, DS4B, DS3B, DS2B, DS1B)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。
上传时间： 2013-12-09
上传用户：lili123
包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合
上传时间： 2013-12-19
上传用户：hopy
一款优秀的网站访问计数器，数据库为access。
上传时间： 2014-01-11
上传用户：yt1993410
题目：电子时钟的设计 一、实验目的： 1． 掌握多位计数器相连的设计方法。 2． 掌握十进制、六十进制、二十四进制计数器的设计方法。 3． 继续巩固多位数码管的驱动及编码。 4． 掌握扬声器的驱动 5． 掌握EPLD技术的层次化设计方法 二、实验要求： 1．用时、分、秒计数显示功能，以24小时循环计时。 2．具用清零，调节小时、分钟功能。 3．具用整点报时功能。
上传时间： 2013-12-23
上传用户：yyq123456789
利用定时计数器功能，来完成对输入的信号进行频率计数
上传时间： 2016-08-09
上传用户：123啊
数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
上传时间： 2014-01-06
上传用户：许小华
按照音符来设定频率和8253定时/计数器的延时时间。8253的CLK0接1MHz时钟，GATE0接＋5V，OUT0接8255的PA0,J1接喇叭，编程使计算机的数字键1、2、3、4、5、6、7作为电子琴按键，按下即发出相应的音阶。 要求： (1)层以8255接八个开关K1~K8，做电子琴按键输入。 (2) 以8253控制扬声器，拨动不同的开关，发出相应的音阶。
上传时间： 2016-08-12
上传用户：225588
