此程序采用VHDL语言，完成在16位十六进制加法器的基础上将输出进行BCD码转换，实现输出是BCD码的16位二进制加法器
标签： VHDL 程序 语言
上传时间： 2016-06-18
上传用户：小鹏
此程序采用VHDL语言，完成在32位十六进制加法器的基础上将输出进行BCD码转换，实现输出是BCD码的32位二进制加法器
上传用户：songnanhua
此程序采用VHDL语言，利用元件例化语句，在带BCD码转换的4位加法器的基础上完成8位加法器的例化
上传用户：tb_6877751
包含RS（10，8）的verilog源程序，加法器的verilog源程序，卷积码的verilog源程序
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上传时间： 2013-12-10
上传用户：hopy
本书用大量的篇幅讲述了与计算机原理相关的条种编码方法， 并通过数字逻辑电路(包括逻辑与开关，逻辑门电路与触发器， 二进制加法器等)以及存储器、微处理器的形式、组织及发展阐述了编码的实现。 此外，本书还涉及到计算机系统、操作系统、编程语言等的产生及发展， 甚至对计算机图形化的相关技术也给了一个全面的描述。
标签： 计算机原理 编码
上传时间： 2016-06-29
上传用户：上善若水
本文件包括多路选择器器建模，译码器实验程序，加法器实验程序，比较器实验程序，计数器建模，I2C接口标准建模源码，串行接口RS232标准建模源码标准，LCM建模源码，时钟６分频源码，串并转化源码。 ，对于硬件设计初学者来说有一定的参考价值。
标签： 多路 选择器 建模
上传时间： 2014-01-21
上传用户：stvnash
时钟信号输入端，要求编制一个顶层文件，产生具有自动加一功能的地址加法器
标签： 时钟信号 输入端
上传时间： 2016-07-15
上传用户：凌云御清风
上传用户：钓鳌牧马
关于verilog的各个基本模块的源代码，如加法器，寄存器，选择器及各个测试文件
标签： verilog 模块 源代码
上传时间： 2014-01-01
上传用户：xsnjzljj
刚自学了struts，做了个加法器，希望高人指点！
标签： struts
上传时间： 2014-01-20
上传用户：luopoguixiong
