实现dds功能，利用quartus软件， 子模块包括加法器，锁相环，date-rom 利用原图将各模块综合，利用ps2键盘控制频率及相位。
标签： dds
上传时间： 2014-08-10
上传用户：myworkpost
DSP数字信号处理器的ADD32程序，32位加法器设计
标签： DSP ADD 32 数字信号处理器
上传时间： 2016-10-01
上传用户：ruan2570406
自己做的数字逻辑电路课程设计，课题：八位二进制并行加法器的实现，包含代码和流程图以及基本说明
标签： 数字逻辑电路
上传时间： 2013-12-18
上传用户：小儒尼尼奥
Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。
标签： Verilog 源码 输入
上传时间： 2014-01-21
上传用户：zm7516678
Verilog的135个经典设计实例，直流电机控制，游戏机，三态总线，加法器，锁存器等
标签： Verilog 135 设计实例
上传时间： 2013-12-09
上传用户：xuanchangri
用LSFR实现计数功能，可以减少对寄存器和少一个加法器，涉及verilog的人来说
标签： LSFR
上传时间： 2017-01-05
上传用户：baiom
vhdl语言设计频率计，十进制加法器.运用maxplus2运行，
标签： vhdl 语言 频率计
上传时间： 2013-12-22
上传用户：qwe1234
基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。
标签： verilog fir 滤波器设计
上传时间： 2013-11-26
上传用户：liuchee
数字信号处理的fpga实现，用VHDL编程设计加法器
标签： fpga 数字信号处理
上传用户：tianyi223
VHDL编程一百例，包括加法器、乘法器、移位寄存器、奇偶校验器等。pdf格式的，仅供学习使用
标签： VHDL 编程
上传时间： 2017-03-01
上传用户：chfanjiang
