verilog源码，可实现两位的加法器，在xillinx foundation 3.1下验证通过
标签： verilog 源码
上传时间： 2014-11-18
上传用户：123啊
朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟
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上传时间： 2014-01-23
上传用户：wys0120
100个经典vhdl编程实例， 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器......
标签： vhdl 100 编程实例
上传时间： 2014-01-20
上传用户：agent
数字系统设计这是有关的相关源代码，有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使 BR> ...
标签： 数字系统设计 源代码
上传时间： 2014-01-07
上传用户：924484786
用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器，乘法器，除法器，多路选择器，二进制转BCD码，加法器，减法器等等。
标签： verlog FPGA CPLD 8位
上传时间： 2013-12-29
上传用户：siguazgb
10个VHDL程序实例，包括加法器，全加器、函数发生器，选择器等。
标签： VHDL 程序实例
上传时间： 2014-01-04
上传用户：417313137
在硬體上將十進制轉二進制，不需要使用加法器的運算方式，大大減少運算的時間。
上传时间： 2013-12-19
上传用户：变形金刚
用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0，加入了键盘防手抖。
标签： quartusII 编写
上传用户：LouieWu
CPU设计，加法器，乘法器，除法器等，有原理讲解等。挺不错的资料
标签： CPU
上传时间： 2014-01-21
上传用户：shus521
基于ALTERA 公司cyclone系列FPGA的程序，verilog 实现加法器
标签： cyclone ALTERA FPGA 程序
上传时间： 2013-12-15
上传用户：yoleeson
