用verilog HDL编写的并串转换模块，在ISE软件仿真过，也可综合
上传时间： 2014-10-10
上传用户：han_zh
verilogHDL编写的并串转换模块，在ISE软件中仿真过，可综合，绝对是正确的
标签： verilogHDL 编写 转换模块
上传时间： 2014-01-07
上传用户：李彦东
verilogHDL编写的并串转换模块，在ISE软件中仿真过，可综合，绝对是正确的
标签： verilogHDL 编写 转换模块
上传时间： 2014-01-22
上传用户：ZJX5201314
verilogHDL编写的低通滤波器模块，在ISE软件中仿真过
标签： verilogHDL 编写 低通滤波器 模块
上传时间： 2017-07-19
上传用户：牛津鞋
verilogHDL编写的QPSK选相法调制模块，在ISE软件中仿真过，可综合，绝对是正确的
标签： verilogHDL QPSK 编写 模块
上传时间： 2014-09-11
上传用户：515414293
我写的用STM32F103的普通IO口做I2C通讯的模块，已经在开发板上与24C02通讯成功。
上传时间： 2013-12-26
上传用户：zhengjian
同步数字复接的设计及其FPGA实现 在简要介绍同步数字复接基本原理的基础上，采用VHDL语言对同步数字复接各组成模块进行了设计，并在ISE集成环境下进行了设计描述、综合、布局布线及时序仿真，取得了正确的设计结果，同时利用中小容量的FPGA实现了同步数字复接功能。 基群速率数字信号的合成设备和分接设备是电信网络中使用较多的关键设备，在数字程控交换机的用户模块、小灵通基站控制器和集团电话中都需要使用这种同步数字复接设备。近年来，随着需要自建内部通信系统的公司和企业不断增多，同步数字复接设备的使用需求也在增加。FPGA(现场可编程门阵列)器件的高性能简化了数字通信系统的设计与实现。本文基于FPGA的技术特点，结合数字复接技术的基本原理，实现了基群速率(2048kbps)数字信号的数字分接与复接。
上传时间： 2013-12-20
上传用户：ommshaggar
基于matlab的通断键控调制模块，跟通信原理书上的2ask调制原理类似，在调用时，需要在主函数中加入调制信号，和进制数，一般是2
上传时间： 2017-07-25
上传用户：xwd2010
原创：VxWorks 动态加载的应用 实现目标模块的动态加载有很多中方法，如在主机环境的界面上通过在目标模块上单击鼠标右键，选择“Download 文件名”；也可以通过wShell和GDB命令行窗口实现。本文通过tshell下使用ld( )、 loadModule( )、loadModuleAt( )中一个函数来实现，当然在代码中也可以自如的调用它们。
上传时间： 2013-12-29
上传用户：miaochun888
本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL（或AHDL）源程序。该设计的正确性已通过硬件实验得到验证。
上传时间： 2014-02-01
上传用户：wff
