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用verilog HDL编写的并串转换模块

VHDL/FPGA/Verilog 781 K 70 次下载 2014-10-10

资源详细信息

文件格式

RAR

文件大小

781 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2014-10-10 11:45

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用verilog HDL编写的并串转换模块 - 资源详细说明

用verilog HDL编写的并串转换模块，在ISE软件仿真过，也可综合

用verilog HDL编写的并串转换模块 - 源码文件列表

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1

test_isim_beh.exe_lib.c

2

m_00000000002301357468_2750005021.c

3

m_00000000003961273401_2750005021.c

4

m_00000000000866782574_2073120511.c

5

converter_isim_beh.exe_main.c

6

m_00000000003607998452_2750005021.c

7

testt_isim_beh.exe_main.c

8

converter_isim_beh.exe_lib.c

9

test_isim_beh.exe_main.c

10

testt_isim_beh.exe_lib.c

11

m_00000000000750974425_2194018704.c

12

m_00000000003428074866_2750005021.c

13

m_00000000000750974425_1985558087.c

14

version

15

regkeys

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