自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA； 通过了仿真、运行。时间可以设置为随意的两位数.
上传时间： 2017-08-10
上传用户：ghostparker
该程序是用VHDL语言实现的时钟分频程序，可以把高频时钟信号分成低频时钟信号，便于实际应用。
上传时间： 2017-08-19
上传用户：wcl168881111111
增量式光电编码器输出四分频脉冲计数，分别为A，B两路信号
上传时间： 2014-01-13
上传用户：tzl1975
一个时钟分频模块,in verilog hdl
上传时间： 2013-12-19
上传用户：笨小孩
VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
上传时间： 2013-11-29
上传用户：1079836864
分频器，用于时钟信号的分频及倍频，供专业人事学习研究使用
标签： 分频器
上传时间： 2016-09-18
上传用户：caiiicc
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
上传时间： 2016-10-13
上传用户：wangzhen1990
数控分频器的设计 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，例3的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
上传时间： 2013-12-11
上传用户：黑漆漆
分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频
上传时间： 2014-01-16
上传用户：奇奇奔奔
基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码
上传时间： 2017-07-18
上传用户：yangbo69
