卷积码

（2

（2，1，3）卷积码编译码程序。每行代码有说明，方便阅读

标签：

上传时间： 2017-07-02

上传用户：jennyzai
信道编码中的差错控制前向纠错

信道编码中的差错控制前向纠错，具体实现编码为rcpc卷积码

标签： 信道编码差错控制前向纠错

上传时间： 2017-07-03

上传用户：xinyuzhiqiwuwu
是一个四发四收的球型译码程序

是一个四发四收的球型译码程序，编码是卷积码，调制方式是BPSK，用Vblast来实现解码。

标签： 译码程序

上传时间： 2013-12-22

上传用户：zhuimenghuadie
本程序正在完善中

本程序正在完善中，目前仅适用于(4,3,3)卷积码，请见谅

标签： 程序正

上传时间： 2013-12-28

上传用户：阿四AIR
基于FPGA的viterbi设计及Verilog代码

viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条，为8时路径变为128条。 (2<<(N-1))。所以viterbi译码一般应用在约束长度小于10的场合中。先说编码（举例约束长度为7）：编码器7个延迟器的状态（0，1）组成了整个编码器的64个状态。每个状态在编码器输入0或1时，会跳转到另一个之中。比如110100输入1时，变成101001（其实就是移位寄存器）。并且输出也是随之而改变的。这样解码的过程就是逆过程。算法规定t时刻收到的数据都要进行64次比较，就是64个状态每条路有两条分支（因为输入0或1），同时，跳传到不同的两个状态中去，将两条相应的输出和实际接收到的输出比较，量度值大的抛弃（也就是比较结果相差大的），留下来的就叫做幸存路径，将幸存路径加上上一时刻幸存路径的量度然后保存，这样64条幸存路径就增加了一步。在译码结束的时候，从64条幸存路径中选出一条量度最小的，反推出这条幸存路径（叫做回溯），得出相应的译码输出。

标签： viterbi Verilog FPGA 代码

上传时间： 2016-08-08

上传用户：June
Verilog源代码关于viterbi设计

(n, k, N)卷积码的状态数为2k (N−1) ，对每一时刻要做2k (N−1) 次“加－比－存”操作，每一操作包括2k 次加法和2k −1 次比较，同时要保留2k (N−1) 条幸存路径。由此可见，Viterbi 算法的复杂度与信道质量无关，其计算量和存储量都随约束长度N 和信息元分组k 呈指数增长。因此，在约束长度和信息元分组较大时并不适用。为了充分利用信道信息，提高卷积码译码的可靠性，可以采用软判决Viterbi 译码算法。此时解调器不进行判决而是直接输出模拟量，或是将解调器输出波形进行多电平量化，而不是简单的 0、1 两电平量化，然后送往译码器。即编码信道的输出是没有经过判决的“软信息”。

标签： Verilog viterbi 源代码

上传时间： 2016-08-08

上传用户：June
一维DCT变换的verilog源码

一维DCT变换的verilog源码，可用于JPEG算法优化的参考。程序中用到的算法称为“扭卷积”，可参考相关IEEE paper

标签： verilog DCT 变换源码

上传时间： 2016-01-22

上传用户：dsgkjgkjg
交织码的Matlab源代码

交织码的Matlab源代码，（7，4）卷积交织编码，并附有仿真图形

标签： Matlab 交织码源代码

上传时间： 2016-04-27

上传用户：13215175592
一个实现相关运算的源码

一个实现相关运算的源码，先反转再卷积。为什么非得20字，说明白就可以了

标签： 运算源码

上传时间： 2014-01-10

上传用户：himbly
DVB系统信道编码的研究与FPGA实现.rar

数字图像通信的最广泛的应用就是数字电视广播系统，与以往的模拟电视业务相比，数字电视在节省频谱资源、提高节目质量方面带来了一场新的革命，而与此对应的DVB（Digital Video Broadcasting）标准的建立更是加速了数字电视广播系统的大规模应用。DVB标准选定MPEG—2标准作为音频及视频的编码压缩方式，随后对MPEG—2码流进行打包形成TS流（transport stream），进行多个传输流复用，最后通过不同媒介进行传输。在DVB标准的传输系统中，无论是卫星传输，电缆传输还是地面传输，为了保障图像质量，使数字节目在传输过程中避免出现因受到各种信道噪声干扰而出现失真的现象，都采用了信道编码的方式来保护传输数据。信道编码是数字通信系统中一个必需的、重要的环节。信道编码设计方案的优劣决定了DVB系统的成功与否，本文重点研究了DVB系统中的信道编码算法及其FPGA实现方案，主要进行了如下几项工作： 1）介绍了DVB系统信道编码的基本概念及特点，深入研究了DVB标准中信道编码部分的关键技术，并针对每个信道编码模块进行工作原理分析、算法分析。 2）根据DVB信道编码的特点，重点对信道编码中四个模块，包括扰码、RS编码、卷积交织编码和卷积编码的FPGA硬件实现算法进行了比较详细的分析，并阐述了每个模块及QPSK调制的设计方案及实现模块功能的程序流程。 3）在RS（204，188）编码过程中，利用有限域常数乘法器的特点，对编码器进行了优化，在很大程度上提高了编码效率，卷积交织器部分采用RAM移位法，实现起来更为简单且节省了FPGA器件内部资源。 4）设计以Altera公司的QuartusⅡ为开发平台，利用FPGA芯片EP1C6Q240C8完成了信道编码各模块及QPSK调制的硬件实现，通过Verilog HDL描述和时序仿真来验证算法的可行性，并给出系统设计中减少毛刺的方法，使系统更为稳定。最终的系统仿真结果表明该系统工作稳定，达到了DVB系统信道编码设计的要求。

标签： FPGA DVB

上传时间： 2013-06-26

上传用户：allen-zhao123