Verilog源代码关于viterbi设计

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2016-08-08 19:33

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(n, k, N)卷积码的状态数为2k (N−1) ，对每一时刻要

做2k (N−1) 次“加－比－存”操作，每一操作包括2k 次加法和2k −1 次比较，同时要保留2k (N−1)

条幸存路径。由此可见，Viterbi 算法的复杂度与信道质量无关，其计算量和存储量都随约束

长度N 和信息元分组k 呈指数增长。因此，在约束长度和信息元分组较大时并不适用。

为了充分利用信道信息，提高卷积码译码的可靠性，可以采用软判决Viterbi 译码算法。

此时解调器不进行判决而是直接输出模拟量，或是将解调器输出波形进行多电平量化，而不

是简单的 0、1 两电平量化，然后送往译码器。即编码信道的输出是没有经过判决的“软信

息”。

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